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參數(shù)資料
| 型號： | SAH-XC2388C-200F80L |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 47/147頁 |
| 文件大?。?/td> | 1798K |
| 代理商： | SAH-XC2388C-200F80L |
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XC2387C, XC2388C
XC2000 Family Derivatives / High Line
Electrical Parameters
Data Sheet
140
V1.2, 2010-09
Table 42 is valid under the following conditions:
C
L= 20 pF; voltage_range= lower
TCK low time
t
3 SR
16
ns
TCK clock rise time
t
4 SR
8ns
TCK clock fall time
t
5 SR
8ns
TDI/TMS setup to TCK
rising edge
t
6 SR
6
ns
TDI/TMS hold after TCK
rising edge
t
7 SR
6
ns
TDO valid from TCK falling
edge (propagation delay)
2)
t
8 CC
25
29
ns
TDO high impedance to
valid output from TCK
falling edge
t
9 CC
25
29
ns
TDO valid output to high
impedance from TCK
falling edge
t
10 CC
25
29
ns
TDO hold after TCK falling
edge
t
18 CC
5
ns
1) Under typical conditions, the JTAG interface can operate at transfer rates up to 20 MHz.
2) The falling edge on TCK is used to generate the TDO timing.
3) The setup time for TDO is given implicitly by the TCK cycle time.
Table 42
JTAG Interface Timing for Lower Voltage Range
Parameter
Symbol
Values
Unit
Note /
Test Condition
Min.
Typ.
Max.
TCK clock period
t
1 SR
50
ns
TCK high time
t
2 SR
16
ns
TCK low time
t
3 SR
16
ns
TCK clock rise time
t
4 SR
8ns
TCK clock fall time
t
5 SR
8ns
TDI/TMS setup to TCK
rising edge
t
6 SR
6
ns
Table 41
JTAG Interface Timing for Upper Voltage Range (cont’d)
Parameter
Symbol
Values
Unit
Note /
Test Condition
Min.
Typ.
Max.
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PDF描述 |
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