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參數(shù)資料
| 型號： | S1C6S3N2D0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 0.032768 MHz, MICROCONTROLLER, UUC79 |
| 封裝： | DIE-79 |
| 文件頁數(shù)： | 268/271頁 |
| 文件大?。?/td> | 1542K |
| 代理商： | S1C6S3N2D0A0100 |
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I-82
EPSON
S1C6S3N2 TECHNICAL HARDWARE
CHAPTER 4: PERIPHERAL CIRCUITS AND OPERATION (SVD Circuit and Heavy Load Protection Function)
When the software changes the mode to the heavy load
protection mode (HLMOD = "1")
The heavy load protection mode switches the constant
voltage circuit of the LCD system to the high-stability
mode from the low current consumption mode. Conse-
quently, more current is consumed in the heavy load
protection mode than in the normal mode. Unless it is
necessary, be careful not to set the heavy load protection
mode with the software.
This section explains the timing for when the SVD circuit
writes the result of the source voltage detection to the SVD
latch.
Turning the SVD operation ON/OFF is controlled through
the software (HLMOD, BLS). Moreover, when a drop in
source voltage (BLD = "1") is detected, SVD operation is
periodically performed by the hardware until the source
voltage is recovered (BLD = "0").
The result of the source voltage detection is written to the
SVD latch by the SVD circuit, and this data can be read out
by the software to find the status of the source voltage.
There are three methods, explained below, for executing the
detection operation of the SVD circuit.
(1) Sampling with HLMOD set to "1"
When HLMOD is set to "1" and SVD sampling executed,
the detection results can be written to the SVD latch in
the following two timings.
Immediately after the time for one instruction cycle
has ended immediately after HLMOD = "1"
Immediately after sampling in the 2 Hz cycle output by
the clock timer while HLMOD = "1"
Consequently, the SVD latch data is loaded immediately
after HLMOD has been set to "1", and at the same time
the new detection result is written in 2 Hz cycles.
To obtain a stable SVD detection result, the SVD circuit
must be set to ON with at least 100 s. Consequently,
when the CPU system clock is fOSC3 in S1C6S3A2, the
detection result at the timing in above may be invalid
or incorrect. (When performing SVD detection using the
timing in , be sure that the CPU system clock is fOSC1.)
Detection timing of
SVD circuit
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PDF描述 |
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