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參數(shù)資料
| 型號： | RG82845 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 115/157頁 |
| 文件大小： | 1407K |
| 代理商： | RG82845 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁當(dāng)前第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁
Intel
82845MP/82845MZ Chipset-Mobile (MCH-M)
60
Datasheet
250687-002
R
3.7.17.
DRT – DRAM Timing Register – Device #0
Offset:
78-7Bh
Default:
00000010h
Access:
Read/Write
Size:
32 bits
Bit
Description
31:19
Reserved
18:16
DRAM Idle Timer: This field determines the number of clocks the DRAM controller will remain in the
idle state before it begins precharging all pages.
000
Infinite
001 0
010 8 DRAM clocks
011 16 DRAM clocks
100 64 DRAM clocks
Others: reserved
15:11
Reserved
10:9
Activate to Precharge delay (tRAS). This bit controls the number of DRAM clocks for tRAS.
00 7 Clocks
01 6 Clocks
10 5 Clocks
11 Reserved
8:6
Reserved
5:4
CAS# Latency (tCL). This bit controls the number of DRAM Clocks between when a read command
is sampled by the SDRAMs and when the MCH-M samples read data from the SDRAMs.
00:
2.5
01:
2 Clocks
10:
Reserved
11:
Reserved
3
Reserved
2
DRAM RAS# to CAS# Delay (tRCD). This bit controls the number of clocks inserted between a row
activate command and a read or write command to that row.
Encoding
tRCD
0:
3 DRAM Clocks (Default)
1:
2 DRAM Clocks
1
Reserved
0
DRAM RAS# Precharge (tRP). This bit controls the number of clocks that are inserted between a
row precharge command and an activate command to the same row.
Encoding
tRP
0:
3 DRAM Clocks(Default)
1:
2 DRAM Clocks
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RG82845MP | Controller Miscellaneous - Datasheet Reference |
| RG82845MZ | Controller Miscellaneous - Datasheet Reference |
| RG82870P2 | Controller Miscellaneous - Datasheet Reference |
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| RH5RE56AA-T1-FA | 5.6 V FIXED POSITIVE LDO REGULATOR, 0.7 V DROPOUT, PSSO3 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| RG82845 SL5V7 | 制造商:Intel 功能描述: |
| RG82845E | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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