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參數(shù)資料
| 型號： | RC7352 |
| 文件頁數(shù)： | 969/1328頁 |
| 文件大小： | 9519K |
| 代理商： | RC7352 |
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RC6564A
PRODUCT SPECIFICATION
2
Functional Description
The RC6564A performs all the IF and baseband signal
processing/conversion with minimal external components.
As shown in the Block Diagram, the RC6564A consists of
three general sections:
1.
2.
3.
IF Gain blocks with Gain Control
IF down conversion with LO & Clock Generation
Analog to Digital Conversion
The IF Section
The signal input is fed into a variable
gain amplifier capacitively coupled to the subsequent stages.
The gain is directly proportional to IF_AGC voltage.
To minimize the noise figure degradation with gain reduction
the gains in various stages are not reduced simultaneously.
The transition point is set by the voltage on T_Strt pin.
T_Strt sets the T_AGC trigger to control the front tuner gain.
IF Down Conversion & Frequency Synthesis
This section consists of a double balanced linear mixer. The
output of the front-end gain stage is capacitively coupled to
the input (RF port) of the mixer. The mixer output is further
amplified. The signals for the Local Oscillator (LO) port of
the mixer can be directly driven or synthesized through the
VCO (Voltage Controlled Oscillator). The mixer output is
partially filtered on-chip but may need to be further filtered
externally before being fed to the A/D input. The RC6564A
also has a crystal oscillator circuit that can be used for gener-
ating a master clock for frequency synthesis.
Analog-to-Digital Converter
The analog-to-digital converter employs a two-step 9-bit
architecture to convert analog signals into digital words at
sample rates up to 40 Msps (Mega samples per second). An
integral Track/Hold circuit delivers excellent performance on
signals with full-scale components up to 12MHz. A dynamic
performance of more than 7.4 effective bits is delivered at
the outputs D0 through D7. The A/D digital outputs are
three-state and TTL/CMOS compatible. The down converted
output at BB_OUT can be externally filtered and directly
connected to the A/D input. Sampling of the applied input
signals takes place on the falling edge of the AD_CLK. The
output word is delayed by 2.5 AD_CLK cycles. An output
enable control OE places the outputs in high impedance state
when HIGH. The outputs are enabled when OE is LOW as
described in the Timing Diagrams section.
Block Diagram
VCC_HF
HFGND
V
R
R
R
V
V
V
S
V
A
V
X
X
G
B
V
B
A
IF_IN+
RF
LP FILTER
BB
LO
46dB
17dB
65-6564-02
VCO
x2
IF_IN–
IF_AGC
T_Strt
T_AGC
T/H
D0-D7
OE
–
+
V
A
V
D
XTAL Osc
BANDGAP
REF
VREF
MATRIX
FINE
A/D
COARSE
A/D
D
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| RC737M | 制造商:Thomas & Betts 功能描述:STAKON BULK PACK VINYL |
| RC73A2A1503FT | 制造商:Smec 功能描述:ELECTRONIC COMPONENT |
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