參數(shù)資料
型號(hào)： RC7105
文件頁(yè)數(shù)： 1057/1328頁(yè)
文件大小： 9519K
代理商： RC7105
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RC7106
PRODUCT SPECIFICATION
6
Serial Data Interface
The RC7106 features a two-pin, serial data interface that can
be used to configure internal register settings that control
particular device functions. Upon power-up, the RC7106
initializes with default register settings. Therefore, the use of
this serial data interface is optional. The serial interface is
write-only (to the clock chip) and is the dedicated function of
device pins SDATA and SCLK. In motherboard applica-
tions, SDATA and SCLK are typically driven by two logic
outputs of the chipset. Clock device register changes are
normally made upon system initialization, if any are
required. The interface can also be used during system oper-
ation for power management functions. Table 2 summarizes
the control functions of the serial data interface.
Table 2. Serial Data Interface Control Functions Summary
Control Function
Clock Output
Disable
Description
Any individual clock output(s) can be
disabled. Disabled outputs are actively
held low.
Provides CPU/PCI frequency selections
beyond the 133MHz provided upon power-
on. Frequency is changed in a smooth and
controlled fashion.
Puts all clock outputs into a high
impedance state.
All clock outputs toggle in relation to X1
input, internal PLL is bypassed. Refer to
Table 4.
Reserved function for future device
revision or production device testing.
Common Application
Unused outputs are disabled to reduce EMI
and system power. Examples are clock
outputs to unused PCI slots.
For alternate microprocessors and power
management options. Smooth frequency
transition allows CPU frequency change
under normal system operation.
Production PCB testing.
CPU Clock
Frequency Selection
Output Tristate
Test Mode
Production PCB testing.
Reserved
No user application. Register bit must be
written as 0.
Signaling Requirements for the I
2
C Serial Port
To initiate communications with the serial port, a start bit is
invoked. The start bit is defined as the SDATA line is brought
low while the SCLOCK is held high. Once the start bit is ini-
tiated, valid data can then be sent. Data is considered to be valid
when the clock goes to and remains in the high state. The
data can change when the clock goes low. To terminate the
transmission, a stop bit is invoked. The stop bit occurs when
the SDATA line goes from a low to a high state while the
SCLOCK is held high. See Figure below.
RC7106 I
2
C Interface Write Sequence Example
MSB
1
1
2
3
4
5
6
7
8
A
1
2
2
3
8
A
1
2
8
A
8
A
1
1
0
1
0
0
1
0
MSB
MSB
MSB
LSB
LSB
LSB
STOP
START
SDATA
SCLK
SDATA
(ACK Signal
From Buffer Chip)
LSB
Slave Address (First Byte)
Signal from Motherboard Clock Chip
Command Code (2nd Byte)
Byte Count (3rd Byte)
Last Data Byte
Note:
Once the clock detects the start condition and its ADDRESS is matched, the clock chip will pull down the SDATA at every 8th bit. The 8 bit data
from SDATA is latched into the Buffer Chip when the ACK is generated. This ACK signal will continue as long as STOP condition is detected
The COMMAND CODE and BYTE COUNT is not used by the Buffer Chip.
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RC7310
RC2211A
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RC7106 制造商:FAIRCHILD 制造商全稱(chēng):Fairchild Semiconductor 功能描述:133MHz Spread Spectrum Clock for Motherboards
RC7108 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:
RC711 制造商:Belden Inc 功能描述:SNAP-N-SEAL CABLE PREP TOOLS BLADE MODULES FOR SERIES 7 & 11 COAX CABLE
RC713 制造商:Thomas & Betts 功能描述:TERMINAL, RING TONGUE 1/4IN CRIMP YELLOW; Connector Type:Ring Tongue; Series:Sta-Kon; Insulator Color:Yellow; Termination Method:Crimp; Stud/Tab Size:0.25"; Wire Size AWG Min:12AWG; Wire Size AWG Max:10AWG; Contact Material:Copper ;RoHS Compliant: Yes 制造商:Thomas & Betts 功能描述:Ring Tongue Terminal 10-12AWG 28.44mm 13.46mm Electro-Tin Bulk
RC713M 制造商:Thomas & Betts 功能描述:TERMINAL BELT ASSY
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