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參數(shù)資料
| 型號： | RC4191 |
| 文件頁數(shù)： | 880/1328頁 |
| 文件大?。?/td> | 9519K |
| 代理商： | RC4191 |
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PRODUCT SPECIFICATION
RC6100
5
Figure 5. Pixel Clock Generator
Table 2. PLL Filter Components
Note:
1. Table values are ideal; actual values may vary by
2. Code: <NTSC/PAL> <S1> <S0>
±
20% due to process variations.
Pin Assignments
Dividers
N
1.00
1.00
2.00
2.00
1.00
2.00
2.00
2.00
code
100
101
110
111
000
001
010
011
fin
fosc
M
KVC0
2.66E+07
2.66E+07
2.51E+07
2.51E+07
2.66E+07
3.48E+07
2.48E+07
2.48E+07
KCP
R1
C2(K/20)
9.69E–07
1.04E–06
8.64E–07
1.01E–06
9.76E–07
9.72E–07
8.19E–07
8.33E–07
C1
15734
15734
15734
15734
15625
15625
15625
15625
27.00E+06
25.18E+06
14.32E+06
12.27E+06
27.00E+06
17.73E+06
15.00E+06
14.75E
858
800
455
390
864
567.5
480
472
3.82E–05
3.82E–05
3.82E–05
3.82E–05
3.82E–05
3.82E–05
3.82E–05
3.82E–05
4.17E+03
3.89E+03
4.68E+03
4.01E+03
4.17E+03
4.19E+03
4.97E+03
4.89E+03
9.69E–09
1.04E–08
8.64E–09
1.01E–08
9.76E–09
9.72E–09
8.19E–09
8.33E–09
CHARGE
PUMP
VCO
CLKOUT
DIVIDE
BY N
CLKDIV2
PHASE
DETECTOR
HLOCK
NTSC/PAL, S0, S1
65-6100-06
LOCK
DETECTOR
MUX
PIXEL
CLOCK
OUTPUT
CSYNC
HSYNC
3
PROGRAM
INPUTS
(CODE)
INTERNAL
SIGNALS
A
B
S
f
H
f
H
LDET
U
D
LOCK
DETECT
TIMING
HLCAP
PLL FILTER
LOOP FILTER
(LAG-LEAD)
UP
DN
C3
0.01
μ
F
C1
0.01
μ
F*
C2
1.0
μ
F*
* FILTER FOR CODE 111
R1
4K*
CVIN
FILTOUT
FILTIN
HLCAP
V
CC
VSYNC
HLOCK
CLAMP
V
DD
VRESET
CLKDIV2
FIELDID
24
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12
PLLFILTER
CSYNC
GNDA
NTSC/PAL
CLKOUT
CLKIN
S1
S0
FHOUT
FHIN
HRESET
V
SS
65-6100-07
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RC4192 | |
| RC4193 | |
| RC4207 | |
| RC4227 | |
| RC5034 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| RC4191D/883 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Voltage-Mode SMPS Controller |
| RC4191M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Voltage-Mode SMPS Controller |
| RC4191N | 制造商:. 功能描述: |
| RC4192 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| RC4192M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Voltage-Mode SMPS Controller |
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