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參數(shù)資料
| 型號： | Q67231-H1007 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 197/433頁 |
| 文件大小： | 3153K |
| 代理商： | Q67231-H1007 |
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PEB 20560
Functional Block Description
Semiconductor Group
2-151
2003-08
2.14.1.6
Interrupt Enable Register (IER)
This register enables the five types of UART interrupts. Each interrupt can individually
activate the interrupt (INTR) output signal. It is possible to totally disable the interrupt
system by resetting bits 0 through 3 of the interrupt enable register (IER). Similarly,
setting bits of this register to a logic 1 enables the selected interrupt(s). Disabling an
interrupt prevents it from being indicated as active in the IIR and from activating the INTR
output signal. All other system functions operate in their normal manner, including the
setting of the line status and modem status registers.
2.14.1.7
Modem Control Register (MCR)
This register controls the interface with the modem or data set (or a peripheral device
emulating a modem). The contents of the modem control register (MCR) are indicated
in
Table 2-31
.
Bit 0
This bit can be used in an interrupt environment to indicate whether
an interrupt condition is pending. When bit 0 is a logic 0, an interrupt
is pending and the IIR contents may be used as a pointer to the
appropriate interrupt service routine. When bit 0 is a logic 1, no
interrupt is pending.
These two bits of the IIR are used to identify the highest priority
interrupt pending as indicated in
Table 2-36
.
In the 16C450 mode this bit is 0. In the FIFO mode this bit is set along
with bit 2 when a time-out interrupt is pending.
These two bits of the IIR are always logic 0.
These two bits are set when FEWO = 1.
IIDB0; IIDB1
IIDB2
Bits 4 and 5
FE
bit
IER
7
6
5
4
3
EDSSI
2
1
0
ERBFI
0
0
0
0
ERLSI
ETBEI
ERBFI
This bit enables the received data available interrupt (and time-out
interrupts in the FIFO mode) when set to logic 1.
This bit enables the transmitter holding register empty interrupt when
set to logic 1.
This bit enables the receiver status interrupt when set to logic 1.
This bit enables the modem status interrupt when set to logic 1.
These four bits are always logic 0.
ETBEI
ERLSI)
EDSSI
Bit 4 through 7
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