參數資料
型號： Q67127-C2036SAB-C161R1-L16M
英文描述： IC-SM-16 BIT CPU
中文描述： 集成電路的Sm - 16位CPU
文件頁數： 119/121頁
文件大?。?/td> 1000K
代理商： Q67127-C2036SAB-C161R1-L16M
Semiconductor Group
11-1
Index
C501
11
Index
Note :Bold page numbers refer to the main definition
part of SFRs or SFR bits.
A
Absolute maximum ratings. . . . . . . . . . 10-1
AC . . . . . . . . . . . . . . . . . . . . . . . . .
2-3
, 3-6
AC characteristics . . . . . . . . . 10-5 to 10-13
ACC . . . . . . . . . . . . . . . . . . . . . . . . 3-4, 3-6
ALE signal . . . . . . . . . . . . . . . . . . . . . . . 4-4
B
B. . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4, 3-6
Basic CPU timing . . . . . . . . . . . . . . . . . . 2-4
Block diagram. . . . . . . . . . . . . . . . . . . . . 2-1
C
C/T . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
6-17
C/T2 . . . . . . . . . . . . . . . . . . . . . . . 3-5,
6-24
CP/RL2. . . . . . . . . . . . . . . . . . . . . 3-5,
6-24
CPU
Accumulator . . . . . . . . . . . . . . . . . . . . 2-2
B register . . . . . . . . . . . . . . . . . . . . . . 2-3
Basic timing . . . . . . . . . . . . . . . . . . . . 2-4
Fetch/execute diagram. . . . . . . . . . . . 2-5
Functionality . . . . . . . . . . . . . . . . . . . . 2-2
Program status word. . . . . . . . . . . . . . 2-2
Stack pointer. . . . . . . . . . . . . . . . . . . . 2-3
CPU timing. . . . . . . . . . . . . . . . . . . . . . . 2-5
CY . . . . . . . . . . . . . . . . . . . . . . 2-3,
2-3
, 3-6
D
DC characteristics . . . . . . . . . . 10-2 to 10-4
DCEN. . . . . . . . . . . . . . . . . . . . . . 3-5,
6-25
Device characteristics . . . . . . 10-1 to 10-21
DPH . . . . . . . . . . . . . . . . . . . . . . . . 3-4, 3-5
DPL . . . . . . . . . . . . . . . . . . . . . . . . 3-4, 3-5
E
EA. . . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-2
Emulation concept . . . . . . . . . . . . . . . . . 4-5
ES. . . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-2
ET0. . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-2
ET1. . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-2
ET2. . . . . . . . . . . . . . . . . . . . . . . . . 3-5, 7-2
EX0. . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-2
EX1. . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-2
Execution of instructions . . . . . . . . 2-4, 2-5
EXEN2 . . . . . . . . . . . . . . . . . . 3-5,
6-24
, 7-3
EXF2 . . . . . . . . . . . . . . . . . . . 3-5,
6-24
, 7-5
External bus interface . . . . . . . . . . . . . . 4-1
ALE signal . . . . . . . . . . . . . . . . . . . . . 4-4
Overlapping of data/program memory 4-4
Program memory access . . . . . . . . . . 4-3
Program/data memory timing. . . . . . . 4-2
PSEN signal. . . . . . . . . . . . . . . . . . . . 4-4
Role of P0 and P2 . . . . . . . . . . . . . . . 4-1
F
F0. . . . . . . . . . . . . . . . . . . . . . . . . .
2-3
, 3-6
F1. . . . . . . . . . . . . . . . . . . . . . . . . .
2-3
, 3-6
Features. . . . . . . . . . . . . . . . . . . . . . . . . 1-2
Functional units . . . . . . . . . . . . . . . . . . . 1-1
Fundamental structure. . . . . . . . . . . . . . 2-1
G
GATE. . . . . . . . . . . . . . . . . . . . . . 3-5,
6-17
GF0 . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
8-1
GF1 . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
8-1
H
Hardware reset . . . . . . . . . . . . . . . . . . . 5-1
Hardware reset timing . . . . . . . . . . . . . . 5-2
I
I/O ports. . . . . . . . . . . . . . . . . . . 6-1 to 6-12
IDLE. . . . . . . . . . . . . . . . . . . . . . . . 3-5,
8-1
Idle mode. . . . . . . . . . . . . . . . . . . . . . . . 8-2
IE . . . . . . . . . . . . . . . . . . . . . . . 3-4, 3-5,
7-2
IE0 . . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-4
IE1 . . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-4
INT0. . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-10
INT1. . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-10
Interrupts . . . . . . . . . . . . . . . . . . 7-1 to 7-11
Block diagram . . . . . . . . . . . . . . . . . . 7-1
Enable registers . . . . . . . . . . . . . . . . . 7-2
External interrupts . . . . . . . . . . . . . . 7-10
Handling procedure . . . . . . . . . . . . . . 7-8
Priority register. . . . . . . . . . . . . . . . . . 7-6
Priority within level structure . . . . . . . 7-7
Registers . . . . . . . . . . . . . . . . . 7-2 to 7-6
Request flags. . . . . . . . . . . . . . . . . . . 7-4
Response time . . . . . . . . . . . . . . . . . 7-11
Sources and vector addresses. . . . . . 7-9
IP . . . . . . . . . . . . . . . . . . . . . . . 3-4, 3-5,
7-6
IT0 . . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-4
IT1 . . . . . . . . . . . . . . . . . . . . . . . . . 3-5,
7-4
L
Logic symbol . . . . . . . . . . . . . . . . . . . . . 1-2
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