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參數(shù)資料
| 型號(hào)： | Q67040-S4012-A2 |
| 廠商： | SIEMENS AG |
| 元件分類： | 通用總線功能 |
| 英文描述： | High Speed CMOS Logic 12-Stage Binary Counter 16-SOIC -55 to 125 |
| 中文描述： | SIPMOS功率晶體管（N通道增強(qiáng)模式的邏輯電平雪崩級(jí)） |
| 文件頁(yè)數(shù)： | 3/8頁(yè) |
| 文件大?。?/td> | 132K |
| 代理商： | Q67040-S4012-A2 |
Semiconductor Group
3
29/Jan/1998
BUZ 101 SL
SPP20N05L
Electrical Characteristics,
at
T
j
= 25°C, unless otherwise specified
Parameter
Symbol
Values
Unit
min.
typ.
max.
Dynamic Characteristics
Transconductance
V
DS
≥
2
*
I
D *
R
DS(on)max,
I
D
= 14 A
Input capacitance
g
fs
7
14
-
S
V
GS
= 0 V,
V
DS
= 25 V,
f
= 1 MHz
Output capacitance
C
iss
-
560
700
pF
V
GS
= 0 V,
V
DS
= 25 V,
f
= 1 MHz
Reverse transfer capacitance
C
oss
-
170
215
V
GS
= 0 V,
V
DS
= 25 V,
f
= 1 MHz
Turn-on delay time
C
rss
-
95
120
V
DD
= 30 V,
V
GS
= 4.5 V,
I
D
= 20 A
R
G
= 10
Rise time
t
d(on)
-
15
25
ns
V
DD
= 30 V,
V
GS
= 4.5 V,
I
D
= 20 A
R
G
= 10
Turn-off delay time
t
r
-
35
55
V
DD
= 30 V,
V
GS
= 4.5 V,
I
D
= 20 A
R
G
= 10
Fall time
t
d(off)
-
15
25
V
DD
= 30 V,
V
GS
= 4.5 V,
I
D
= 20 A
R
G
= 10
Gate charge at threshold
t
f
-
15
25
V
DD
= 40 V,
I
D
≥
0.1 A,
V
GS
=0 to 1 V
Gate charge at 5.0 V
Q
g(th)
-
0.8
1.2
nC
V
DD
= 40 V,
I
D
= 20 A,
V
GS
=0 to 5 V
Gate charge total
Q
g(5)
-
15
23
V
DD
= 40 V,
I
D
= 20 A,
V
GS
=0 to 10 V
Gate plateau voltage
Q
g(total)
-
24
36
V
DD
= 40 V,
I
D
= 20 A
V
(plateau)
-
4.06
-
V
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| Q67040-S4013-A2 | High Speed CMOS Logic 12-Stage Binary Counter 16-SOIC -55 to 125 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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