- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383785 > PSD934210JT (意法半導(dǎo)體) Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit 256 Kbit Dual Flash Memories and 64 Kbit SRAM PDF資料下載
參數(shù)資料
| 型號(hào)： | PSD934210JT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit 256 Kbit Dual Flash Memories and 64 Kbit SRAM |
| 中文描述： | 閃光私營(yíng)部門，3.3V電源，為8位微控制器2兆256千位雙閃存和64千位的SRAM |
| 文件頁(yè)數(shù)： | 53/89頁(yè) |
| 文件大小： | 615K |
| 代理商： | PSD934210JT |
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PSD834F2V
Figure 27. Port D Structure
Port D – Functionality and Structure
Port D has three I/O pins. See Figure 27 and Fig-
ure 28. This port does not support Address Out
mode, and therefore no Control Register is re-
quired. Port D can be configured to perform one or
more of the following functions:
I
MCU I/O Mode
I
C
PLD Output – External Chip Select (ECS0-
ECS2)
I
CPLD Input – direct input to the CPLD, no Input
Macrocells (IMC)
I
Slew rate – pins can be set up for fast slew rate
Port D pins can be configured in PSDsoft Express
as input pins for other dedicated functions:
I
Address Strobe (ALE/AS, PD0)
I
CLKIN (PD1) as input to the macrocells flip-
flops and APD counter
I
PSD Chip Select Input (CSI, PD2). Driving this
signal High disables the Flash memory, SRAM
and CSIOP.
External Chip Select
The CPLD also provides three External Chip Se-
lect (ECS0-ECS2) outputs on Port D pins that can
be used to select external devices. Each External
Chip Select (ECS0-ECS2) consists of one product
term that can be configured active High or Low.
The output enable of the pin is controlled by either
the output enable product term or the Direction
Register. (See Figure 28.)
I
DATA OUT
REG.
D
Q
D
Q
WR
WR
ECS[2:0]
READ MUX
P
D
B
CPLD-INPUT
DIR REG.
DATA IN
ENABLE PRODUCT
TERM (.OE)
OUTPUT
SELECT
OUTPUT
MUX
PORT D PIN
DATA OUT
AI02889
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