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參數(shù)資料
| 型號： | PSD835G3-70U |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 99/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G3-70U |
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PSD8XX Family
PSD835G2
88
-90
-12
PT
TURBO
Slew
Symbol
Parameter
Conditions
Min
Max
Min
Max
Aloc
OFF
Rate
Unit
Maximum Frequency
External Feedback
1/(tSA+t COA)
23.8
20.8
MHz
Maximum Frequency
fMAXA
Internal Feedback ( fCNTA)
1/(tSA+t COA–10)
31.25
26.3
MHz
Maximum Frequency
Pipelined Data
1/(tCH A+t CLA)
38.4
30.3
MHz
tSA
Input Setup Time
8
10
Add 4 Add 20
ns
tHA
Input Hold Time
10
12
ns
tCHA
Clock High Time
15
18
Add 20
ns
tCLA
Clock Low Time
12
15
Add 20
ns
tCOA
Clock to Output Delay
34
38
Add 20 Sub 6
ns
tARD
GPLD Array Delay
Any Micro
Cell
23
27
Add 4
ns
tMINA
Minimum Clock Period
1/ fCNTA
32
38
ns
GPLD Micro
Cell Asynchronous Clock Mode Timing (3.0 V to 3.6 V Versions)
NOTE: 1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE latch timings refer to tAVLX and tLXAX.
-90
-12
PT
TURBO
Symbol
Parameter
Conditions
Min
Max
Min
Max
Aloc
OFF
Unit
tIS
Input Setup Time
(Note 1)
0
ns
tIH
Input Hold Time
(Note 1)
20
23
Add 20
ns
tINH
NIB Input High Time
(Note 1)
13
ns
tINL
NIB Input Low Time
(Note 1)
12
13
ns
tINO
NIB Input to Combinatorial
Delay
(Note 1)
46
62
Add 4
Add 20
ns
Input Micro
Cell Timing (3.0 V to 3.6 V Versions)
PSD835G2 AC/DC Parameters – GPLD Timing Parameters
(3.0 V to 3.6 V Versions)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD835G3-70UI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G3-90B81 | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G3-90B81I | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G3-A-20B81 | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G3-A-20B81I | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PSD853F2-70M | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 70ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90J | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90JI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90M | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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