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參數(shù)資料
| 型號： | PSD835G2V-C-12JI |
| 廠商： | 意法半導體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 103/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G2V-C-12JI |
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PSD835G2
PSD8XX Family
91
-90
-12
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
tLVLX
ALE or AS Pulse Width
22
24
tAVLX
Address Setup Time
(Note 1)
7
9
ns
tLXAX
Address Hold Time
(Note 1)
8
10
ns
tAVWL
Address Valid to Leading
Edge of WR
(Notes 1 and 3)
15
18
ns
t SLWL
CS Valid to Leading Edge of WR
(Note 3)
15
18
ns
t DVWH
WR Data Setup Time
(Note 3)
40
45
ns
t WHDX
WR Data Hold Time
(Notes 3 and 7)
5
8
ns
t WLWH
WR Pulse Width
(Note 3)
40
45
ns
tWHAX1
Trailing Edge of WR to Address Invalid
(Note 3)
8
10
ns
tWHAX2
Trailing Edge of WR to DPLD Address
(Notes 3 and 6)
0
ns
Input Invalid
tWHPV
Trailing Edge of WR to Port Output
Valid Using I/O Port Data Register
(Note 3)
33
ns
tWLMV
WR Valid to Port Output Valid Using
Micro
Cell Register Preset/Clear
(Notes 3 and 4)
65
70
ns
tDVMV
Data Valid to Port Output Valid
Using Micro
Cell Register Preset/Clear
(Notes 3 and 5)
65
68
ns
tAVPV
Address Input Valid to Address
(Note 2)
30
35
ns
Output Delay
Write Timing (3.0 V to 3.6 V Versions)
NOTES: 1. Any input used to select an internal PSD835G2 function.
2. In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
3. WR timing has the same timing as E and DS signals.
4. Assuming data is stable before active write signal.
5. Assuming write is active before data becomes valid.
6. tWHAX2 is Address hold time for DPLD inputs that are used to generate chip selects for internal PSD memory.
7.
tWHDX is 11ns when writing to the Output MicroCell Registers AB and BC.
Microcontroller Interface – PSD835G2 AC/DC Parameters
(3.0 V to 3.6 V Versions)
相關PDF資料 |
PDF描述 |
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| PSD835G2V-C-70J | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-C-70JI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| PSD853F2-90J | 功能描述:CPLD - 復雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90JI | 功能描述:CPLD - 復雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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