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參數(shù)資料
| 型號： | PSD835G2-C-15B81 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 71/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G2-C-15B81 |
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PSD8XX Family
PSD835G2
70
Port E Pin
PE0
PE1
PE2
PE3
PE4
PE5
JTAG Signals
TMS
TCK
TDI
TDO
TSTAT
TERR
Description
Mode Select
Clock
Serial Data In
Serial Data Out
Status
Error Flag
Table 30. JTAG Port Signals
9.6 Programming In-Circuit using the JTAG-ISP Interface
The JTAG-ISP interface on the PSD835G2 can be enabled on Port E (see Table 30). All
memory (Flash and Flash Boot Block), PLD logic, and PSD configuration bits may be
programmed through the JTAG-ISC interface. A blank part can be mounted on a printed
circuit board and programmed using JTAG-ISP.
The standard JTAG signals (IEEE 1149.1) are TMS, TCK, TDI, and TDO. Two additional
signals, TSTAT and TERR, are optional JTAG extensions used to speed up program and
erase operations.
*
SR_cod and Periph Mode bits in the VM Register are always cleared to zero on power on or warm reset.
**
9.5.3.4 Reset of Flash Erase and Programming Cycles
machine. When the Flash is in programming or erase mode, the RESET pin will terminate
the programming or erase operation and return the Flash back to read mode in tNLNH-A
(minimum 25 μs) time.
Port Configuration
MCU I/O
PLD Output
Power On Reset
Input Mode
Valid after internal
PSD configuration
bits are loaded
Tri-stated
Tri-stated
Tri-stated
Warm Reset
Input Mode
Valid
Power Down Mode
Unchanged
Depend on inputs to
PLD (address are
blocked in PD mode)
Not defined
Tri-stated
Tri-stated
Address Out
Data Port
Peripheral I/O
Tri-stated
Tri-stated
Tri-stated
Table 29. Status During Power On Reset, Warm Reset and Power Down Mode
Register
Power On Reset
Cleared to
“
0
”
Cleared to
“
0
”
by
internal power on
reset
Initialized based on
the selection in
PSDsoft
Configuration Menu.
Cleared to
“
0
”
Warm Reset
Unchanged
Depend on .re and
.pr equations
Power Down Mode
Unchanged
Depend on .re and
.pr equations
PMMR0, 2
Micro
Cells Flip
Flop status
VM Register*
Initialized based on
the selection in
PSDsoft
Configuration Menu.
Cleared to
“
0
”
Unchanged
All other registers
Unchanged
By default, on a blank PSD (as shipped from factory or after erasure), four pins on Port E
are enabled for the basic JTAG signals TMS, TCK, TDI, and TDO.
See ST Application Note AN1153 for more details on JTAG In-System-Programming.
The
PSD835G2
Functional
Blocks
(cont.)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD835G2-C-15B81I | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2-C-15J | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2-C-15JI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2-C-15M | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD835G2V-12UI | 功能描述:靜態(tài)隨機(jī)存取存儲器 3.0V 4M 120ns RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| PSD835G2V-90U | 功能描述:靜態(tài)隨機(jī)存取存儲器 3.0V 4M 90ns RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| PSD853F2-70J | 功能描述:SPLD - 簡單可編程邏輯器件 5.0V 1M 70ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池?cái)?shù)量:10 最大工作頻率:66 MHz 延遲時(shí)間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:DIP-24 |
| PSD853F2-70M | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 70ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90J | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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