- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄368266 > PSD835F3-C-12B81 (意法半導(dǎo)體) Configurable Memory System on a Chip for 8-Bit Microcontrollers PDF資料下載
參數(shù)資料
| 型號： | PSD835F3-C-12B81 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 63/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835F3-C-12B81 |
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PSD8XX Family
PSD835G2
62
9.4.6 Port D – Functionality and Structure
Port D has four I/O pins. See Figure 27. Port D can be configured to program one more of
the following functions:
J
MCU I/O Mode
J
CPLD Input – direct input to CPLD, no Input Micro
Cells
Port D pins can be configured in PSDsoft as input pins for other dedicated functions:
J
PD0 – ALE, as address strobe input
J
PD1 – CLKIN, as clock input to the Micro
Cells Flip Flops and APD counter
J
PD2 – CSI, as active low chip select input. A high input will disable the
Flash/SRAM and CSIOP.
J
PD3 – as DBE input from 68HC912
9.4.7 Port E – Functionality and Structure
Port E can be configured to perform one or more of the following functions (see Figure 28):
J
MCU I/O Mode
J
In-System Programming – JTAG port can be enabled for programming/erase of the
PSD8XX device. (See Section 9.6 for more information on JTAG programming.)
J
Open Drain – Port E pins can be configured in Open Drain Mode
J
Battery Backup features – PE6 can be configured as a Battery Input (Vstby) pin.
PE7 can be configured as a Battery On Indicator output
pin, indicating when Vcc is less than Vbat.
J
Latched Address Output – Provided latched address (A7-0) output
I
DATA OUT
REG.
D
Q
D
Q
WR
WR
READ MUX
P
D
B
CPLD-INPUT
DIR REG.
DATA IN
OUTPUT
SELECT
OUTPUT
MUX
PORT D PIN
DATA OUT
Figure 27. Port D Structure
The
PSD835G2
Functional
Blocks
(cont.)
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