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參數(shù)資料
| 型號： | PSD8342V10JT |
| 廠商： | 意法半導體 |
| 英文描述： | Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit 256 Kbit Dual Flash Memories and 64 Kbit SRAM |
| 中文描述： | 閃光私營部門，3.3V電源，為8位微控制器2兆256千位雙閃存和64千位的SRAM |
| 文件頁數(shù)： | 74/89頁 |
| 文件大?。?/td> | 615K |
| 代理商： | PSD8342V10JT |
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PSD834F2V
74/89
Table 47. Read Timing
Note: 1. RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
2. RD and PSEN have the same timing for 8031.
3. Any input used to select an internal PSD function.
4. In multiplexed mode latched address generated from ADIO delay to address output on any Port.
5. RD timing has the same timing as DS, LDS, and UDS signals.
Symbol
Parameter
Conditions
-10
-15
-20
Turbo
Off
Unit
Min
Max
Min
Max
Min
Max
t
LVLX
ALE or AS Pulse Width
26
26
30
ns
t
AVLX
Address Setup Time
(Note
3
)
9
10
12
ns
t
LXAX
Address Hold Time
(Note
3
)
9
12
14
ns
t
AVQV
Address Valid to Data Valid
(Note
3
)
100
150
200
+ 20
ns
t
SLQV
CS Valid to Data Valid
100
150
200
ns
t
RLQV
RD to Data Valid 8-Bit Bus
(Note
5
)
35
35
40
ns
RD or PSEN to Data Valid 8-Bit Bus,
8031, 80251
(Note
2
)
45
50
55
ns
t
RHQX
RD Data Hold Time
(Note
1
)
0
0
0
ns
t
RLRH
RD Pulse Width
38
40
45
ns
t
RHQZ
RD to Data High-Z
(Note
1
)
38
40
45
ns
t
EHEL
E Pulse Width
40
45
52
ns
t
THEH
R/W Setup Time to Enable
15
18
20
ns
t
ELTL
R/W Hold Time After Enable
0
0
0
ns
t
AVPV
Address Input Valid to
Address Output Delay
(Note
4
)
33
35
40
ns
相關PDF資料 |
PDF描述 |
|---|---|
| PSD9342V10JT | Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit 256 Kbit Dual Flash Memories and 64 Kbit SRAM |
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| PSD9342V10MIT | Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit 256 Kbit Dual Flash Memories and 64 Kbit SRAM |
| PSD8342V10MT | Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit 256 Kbit Dual Flash Memories and 64 Kbit SRAM |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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