參數(shù)資料
型號： PSD4235G2V-15UI
廠商： 意法半導(dǎo)體
英文描述： Tantalum Electrolytic Capacitor; Capacitance:33uF; Capacitance Tolerance:+/- 20 %; Working Voltage, DC:10V; Package/Case:3528-21; Terminal Type:PCB SMT; ESR:0.004ohm; Dielectric Material:Tantalum; Packaging:Cut Tape; Series:T520
中文描述： Flash在系統(tǒng)可編程外設(shè)的16位微控制器
文件頁數(shù)： 72/89頁
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代理商： PSD4235G2V-15UI
PSD4235G2V
72/89
Table 61. CPLD Combinatorial Timing
Note: 1. Fast Slew Rate output available on Port C and Port F.
Table 62. CPLD Macrocell Synchronous Clock Mode Timing
Note: 1. Fast Slew Rate output available on Port C and Port F.
2. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Symbol
Parameter
Conditions
-90
-12
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
t
PD
CPLD Input Pin/
Feedback to CPLD
Combinatorial Output
38
43
+ 4
+ 20
– 6
ns
t
EA
CPLD Input to CPLD
Output Enable
43
45
+ 20
– 6
ns
t
ER
CPLD Input to CPLD
Output Disable
43
45
+ 20
– 6
ns
t
ARP
CPLD Register Clear
or
Preset Delay
38
43
+ 20
– 6
ns
t
ARPW
CPLD Register Clear
or
Preset Pulse Width
28
30
+ 20
ns
t
ARD
CPLD Array Delay
Any
Macrocell
23
27
+ 4
ns
Symbol
Parameter
Conditions
-90
-12
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
f
MAX
Maximum Frequency
External Feedback
1/(t
S
+t
CO
)
24.3
20.4
MHz
Maximum Frequency
Internal Feedback
(f
CNT
)
1/(t
S
+t
CO
–10)
32.2
25.6
MHz
Maximum Frequency
Pipelined Data
1/(t
CH
+t
CL
)
45.0
35.7
MHz
t
S
Input Setup Time
18
23
+ 4
+ 20
ns
t
H
Input Hold Time
0
0
ns
t
CH
Clock High Time
Clock Input
11
14
ns
t
CL
Clock Low Time
Clock Input
11
14
ns
t
CO
Clock to Output
Delay
Clock Input
23
26
– 6
ns
t
ARD
CPLD Array Delay
Any Macrocell
23
27
+ 4
ns
t
MIN
Minimum Clock
Period
2
t
CH
+t
CL
22
28
ns
相關(guān)PDF資料
PDF描述
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PSD4235G2V-70UI Flash In-System-Programmable Peripherals for 16-Bit MCUs
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參數(shù)描述
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PSD-45_11 制造商:MEANWELL 制造商全稱:Mean Well Enterprises Co., Ltd. 功能描述:45W DC-DC Single Output Switching Power Supply
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