參數(shù)資料
型號(hào)： PIC24HJ32GP204-I/PT
廠商： Microchip Technology
文件頁(yè)數(shù)： 250/289頁(yè)
文件大小： 0K
描述： IC PIC MCU FLASH 32K 44TQFP
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
標(biāo)準(zhǔn)包裝： 160
系列： PIC® 24H
核心處理器： PIC
芯體尺寸： 16-位
速度： 40 MIP
連通性： I²C，IrDA，LIN，SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲(chǔ)器容量： 32KB（11K x 24）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 13x10b/12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 托盤(pán)
產(chǎn)品目錄頁(yè)面： 648 (CN2011-ZH PDF)
配用： DM240001-ND - BOARD DEMO PIC24/DSPIC33/PIC32
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2007-2011 Microchip Technology Inc.
DS70289J-page 63
PIC24HJ32GP202/204 AND PIC24HJ16GP304
7.0
INTERRUPT CONTROLLER
The PIC24HJ32GP202/204 and PIC24HJ16GP304
interrupt controllers reduce the numerous peripheral
interrupt request signals to a single interrupt request
signal
to
the
PIC24HJ32GP202/204
and
PIC24HJ16GP304 CPU.
It has the following features:
Up to eight processor exceptions and software traps
Seven user-selectable priority levels
Interrupt Vector Table (IVT) with up to 118 vectors
A unique vector for each interrupt or exception
source
Fixed priority within a specified user priority level
Alternate Interrupt Vector Table (AIVT) for debug
support
Fixed interrupt entry and return latencies
7.1
Interrupt Vector Table
Figure 7-1 shows the Interrupt Vector Table. The IVT
resides in program memory, starting at location
0x000004. The IVT contains 126 vectors consisting of
eight nonmaskable trap vectors and up to 118 sources
of interrupt. In general, each interrupt source has its
own vector. Each interrupt vector contains a 24 bit wide
address. The value programmed into each interrupt
vector location is the starting address of the associated
Interrupt Service Routine (ISR).
Interrupt vectors are prioritized in terms of their natural
priority; this priority is linked to their position in the
vector table. Lower addresses generally have a higher
natural priority. For example, the interrupt associated
with vector 0 will take priority over interrupts at any
other vector address.
PIC24HJ32GP202/204 and PIC24HJ16GP304 devices
implement up to 21 unique interrupts and 4
nonmaskable traps. These are summarized in
7.1.1
ALTERNATE INTERRUPT VECTOR
TABLE
The Alternate Interrupt Vector Table (AIVT) is located
after the IVT, as shown in Figure 7-1. Access to the
AIVT is provided by the ALTIVT control bit
(INTCON2<15>). If the ALTIVT bit is set, all interrupt
and exception processes use the alternate vectors
instead of the default vectors. The alternate vectors are
organized in the same manner as the default vectors.
The AIVT supports debugging by providing a means to
switch between an application and a support
environment without requiring the interrupt vectors to
be reprogrammed. This feature also enables switching
between applications for evaluation of different
software algorithms at run time. If the AIVT is not
needed, the AIVT should be programmed with the
same addresses used in the IVT.
7.2
Reset Sequence
A device Reset is not a true exception because the
interrupt controller is not involved in the Reset process.
The device clear its registers in response to a Reset,
which forces the PC to zero. The microcontroller then
begins the program execution at location 0x000000.
The user application can use a GOTO instruction at the
Reset address which redirects program execution to
the appropriate start-up routine.
Note 1:
This data sheet summarizes the features
of
the
PIC24HJ32GP202/204
and
PIC24HJ16GP304 family of devices.
However, it is not intended to be a com-
prehensive reference source. To comple-
ment the information in this data sheet,
refer
to
“Section
6.
Interrupts”
(DS70184) of the “dsPIC33F/PIC24H
Family Reference Manual”
, which is
(www.microchip.com).
2:
Some registers and associated bits
described in this section may not be
available on all devices. Refer to
in
this data sheet for device-specific register
and bit information.
Note:
Any unimplemented or unused vector
locations in the IVT and AIVT should be
programmed with the address of a default
interrupt handler routine that contains a
RESET
instruction.
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