CK = CPU clock frequency 5. This requirement applies" />
參數(shù)資料
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214
9157C–AVR–03/12
Atmel ATtiny88 Automotive
4. f
CK = CPU clock frequency
5. This requirement applies to all 2-wire serial interface operation in ATtiny88. Other devices connected to the 2-wire serial bus
need only obey the general fSCL requirement.
6. The actual low period generated by the 2-wire serial interface of ATtiny88 is (1/f
SCL - 2/fCK), thus fCK must be greater than 6
MHz for the low time requirement to be strictly met at fSCL = 100 kHz.
7. The actual low period generated by the 2-wire serial interface of ATtiny88 is (1/fSCL - 2/fCK), thus the low time requirement will
not be strictly met for f
SCL > 308 kHz when fCK = 8 MHz. Still, ATtiny88 devices connected to the bus may communicate at full
speed (400 kHz) with other ATtiny88 devices, as well as any other device with a proper tLOW acceptance margin.
Figure 21-3. 2-wire Serial Bus Timing
21.8
SPI Characteristics
See Figure 21-4 and Figure 21-5 for details.
tSU;STA
tLOW
tHIGH
tLOW
tof
tHD;STA
tHD;DAT
tSU;DAT
tSU;STO
tBUF
SCL
SDA
tr
Table 21-8.
SPI Timing Parameters
Description
Mode
Min
Typ
Max
1
SCK period
Master
ns
2
SCK high/low
Master
50% duty cycle
3
Rise/Fall time
Master
3.6
4
Setup
Master
10
5Hold
Master
10
6
Out to SCK
Master
0.5 tsck
7
SCK to out
Master
10
8
SCK to out high
Master
10
9SS low to out
Slave
15
10
SCK period
Slave
4 tck
11
SCK high/low(1)
Slave
2 tck
12
Rise/Fall time
Slave
1600
13
Setup
Slave
10
14
Hold
Slave
tck
15
SCK to out
Slave
15
16
SCK to SS high
Slave
20
17
SS high to tri-state
Slave
10
18
SS low to SCK
Slave
20
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