參數資料
型號： PIC16LF723-I/SO
廠商： Microchip Technology
文件頁數： 60/274頁
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 7KB 28-SOIC
產品培訓模塊： XLP Deep Sleep Mode
8-bit PIC® Microcontroller Portfolio
標準包裝： 27
系列： PIC® XLP™ 16F
核心處理器： PIC
芯體尺寸： 8-位
速度： 20MHz
連通性： I²C，SPI，UART/USART
外圍設備： 欠壓檢測/復位，POR，PWM，WDT
輸入/輸出數： 25
程序存儲器容量： 7KB（4K x 14）
程序存儲器類型： 閃存
RAM 容量： 192 x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
數據轉換器： A/D 11x8b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-SOIC（0.295"，7.50mm 寬）
包裝： 管件
產品目錄頁面： 640 (CN2011-ZH PDF)
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PIC16F72X/PIC16LF72X
DS41341E-page 152
2009 Microchip Technology Inc.
16.1.2.8
Asynchronous Reception Set-up:
1.
Initialize the SPBRG register and the BRGH bit
to achieve the desired baud rate (refer to
2.
Enable the serial port by setting the SPEN bit.
The SYNC bit must be clear for asynchronous
operation.
3.
If interrupts are desired, set the RCIE bit of the
PIE1 register and the GIE and PEIE bits of the
INTCON register.
4.
If 9-bit reception is desired, set the RX9 bit.
5.
Enable reception by setting the CREN bit.
6.
The RCIF interrupt flag bit of the PIR1 register
will be set when a character is transferred from
the RSR to the receive buffer. An interrupt will be
generated if the RCIE bit of the PIE1 register
was also set.
7.
Read the RCSTA register to get the error flags
and, if 9-bit data reception is enabled, the ninth
data bit.
8.
Get the received 8 Least Significant data bits
from the receive buffer by reading the RCREG
register.
9.
If an overrun occurred, clear the OERR flag by
clearing the CREN receiver enable bit.
16.1.2.9
9-bit Address Detection Mode Set-up
This mode would typically be used in RS-485 systems.
To set up an Asynchronous Reception with Address
Detect Enable:
1.
Initialize the SPBRG register and the BRGH bit
to achieve the desired baud rate (refer to
2.
Enable the serial port by setting the SPEN bit.
The SYNC bit must be clear for asynchronous
operation.
3.
If interrupts are desired, set the RCIE bit of the
PIE1 register and the GIE and PEIE bits of the
INTCON register.
4.
Enable 9-bit reception by setting the RX9 bit.
5.
Enable address detection by setting the ADDEN
bit.
6.
Enable reception by setting the CREN bit.
7.
The RCIF interrupt flag bit of the PIR1 register
will be set when a character with the ninth bit set
is transferred from the RSR to the receive buffer.
An interrupt will be generated if the RCIE inter-
rupt enable bit of the PIE1 register was also set.
8.
Read the RCSTA register to get the error flags.
The ninth data bit will always be set.
9.
Get the received 8 Least Significant data bits
from the receive buffer by reading the RCREG
register. Software determines if this is the
device’s address.
10. If an overrun occurred, clear the OERR flag by
clearing the CREN receiver enable bit.
11. If the device has been addressed, clear the
ADDEN bit to allow all received data into the
receive buffer and generate interrupts.
FIGURE 16-5:
ASYNCHRONOUS RECEPTION
Start
bit
bit 7/8
bit 1
bit 0
bit 7/8
bit 0
Stop
bit
Start
bit
Start
bit
bit 7/8
Stop
bit
RX/DT pin
Reg
Rcv Buffer Reg
Rcv Shift
Read Rcv
Buffer Reg
RCREG
RCIF
(Interrupt Flag)
OERR bit
CREN
Word 1
RCREG
Word 2
RCREG
Stop
bit
Note:
This timing diagram shows three words appearing on the RX input. The RCREG (receive buffer) is read after the third word,
causing the OERR (overrun) bit to be set.
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