參數(shù)資料
型號： PIC16C505-20/P
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 20 MHz, RISC MICROCONTROLLER, PDIP14
封裝： 0.300 INCH, PLASTIC, DIP-14
文件頁數(shù)： 66/85頁
文件大?。?/td> 1205K
代理商： PIC16C505-20/P
1999 Microchip Technology Inc.
DS40192C-page 69
PIC16C505
FIGURE 10-7: RESET, WATCHDOG TIMER, AND DEVICE RESET TIMER TIMING - PIC16C505
TABLE 10-5:
RESET, WATCHDOG TIMER, AND DEVICE RESET TIMER - PIC16C505
TABLE 10-6:
DRT (DEVICE RESET TIMER PERIOD - PIC16C505
AC Characteristics Standard Operating Conditions (unless otherwise specified)
Operating Temperature
0
°C ≤ TA ≤ +70°C (commercial)
–40
°C ≤ TA ≤ +85°C (industrial)
–40
°C ≤ TA ≤ +125°C (extended)
Operating Voltage VDD range is described in Section 10.1
Parameter
No.
Sym
Characteristic
Min
Typ(1)
Max
Units
Conditions
30
TmcL
MCLR Pulse Width (low)
2000*
—
ns
VDD = 5.0 V
31
Twdt
Watchdog Timer Time-out Period
(No Prescaler)
9*
18*
30*
ms
VDD = 5.0 V (Commercial)
32
TDRT
Device Reset Timer Period(2)
9*
18*
30*
ms
VDD = 5.0 V (Commercial)
34
TioZ
I/O Hi-impedance from MCLR Low
—
2000*
ns
*
These parameters are characterized but not tested.
Note 1: Data in the Typical (“Typ”) column is at 5V, 25
°C unless otherwise stated. These parameters are for design guidance only
and are not tested.
Oscillator Configuration
POR Reset
Subsequent Resets
IntRC & ExtRC
18 ms (typical)
300 s (typical)
XT, HS & LP
18 ms (typical)
VDD
MCLR
Internal
POR
DRT
Timeout
Internal
RESET
Watchdog
Timer
RESET
32
31
34
I/O pin
32
34
(Note 1)
30
(Note 2)
Note 1:
I/O pins must be taken out of hi-impedance mode by enabling the output drivers in software.
2:
Runs in MCLR or WDT reset only in XT, LP and HS modes.
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