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參數(shù)資料
| 型號： | PDM31548SA12SOATY |
| 廠商： | IXYS CORP |
| 元件分類： | SRAM |
| 英文描述： | 128K X 16 STANDARD SRAM, 12 ns, PDSO44 |
| 封裝： | 0.400 INCH, PLASTIC, SOJ-44 |
| 文件頁數(shù)： | 8/9頁 |
| 文件大?。?/td> | 226K |
| 代理商： | PDM31548SA12SOATY |
PDM31548
8
Rev. 1.3 - 4/13/98
PRELIMINARY
AC Electrical Characteristics
Description
-10
-12
-15
-20
WRITE Cycle
Sym
Min. Max. Min. Max. Min. Max. Min. Max. Unit
WRITE cycle time
tWC
10—12—15—20—
ns
Chip enable to end of write
tCW
9
—
10—11—12—
ns
Address valid to end of write
tAW
9
—
10—11—12—
ns
Byte pulse width
tBW
9
—
10—12—13—
ns
Address setup time
tAS
0—0—0—0—
ns
Address hold from end of write
tAH
0—0—0—0—
ns
Write pulse width
tWP
7—8—9—
10
—
ns
Data setup time
tDS
6—7—8—9—
ns
Data hold time
tDH
0—0—0—0—
ns
Byte disable to output in low Z(4, 5)
tLZBE
1—1—1—1—
ns
Byte enable to output in high Z(4, 5)
tHZBE
—7—7—8—9
ns
Output disable to output in low Z(4, 5)
tLZOE
0—0—0—0—
ns
Output enable to output in high Z(4, 5)
tHZOE
—7—7—8—9
ns
Write disable to output in low Z(4, 5)
tLZWE
1—1—1—1—
ns
Write enable to output in high Z(4, 5)
tHZWE
—7—7—8—9
ns
Write Cycle 3 Timing Diagram(5) (UB, LB Controlled)
tAW
tAS
tWC
UB, LB
CE
WE
ADDRESSES
tWP
tCW
High Impedance
tDH
tDS
Data Stable
DOUT
DIN
tAH
tBW
tLZBE(6)
tLZCE(6)
tHZWE(6)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PDM31564SA8T | 256K X 16 STANDARD SRAM, 8 ns, PDSO44 |
| PDM41024SA10TTY | 128K X 8 STANDARD SRAM, 10 ns, PDSO32 |
| PDM41258SA7SO | 64K X 4 STANDARD SRAM, 7 ns, PDSO24 |
| PDM41298SA20TI | 64K X 4 STANDARD SRAM, 20 ns, PDSO28 |
| PDM42245L25GI | 4K X 18 OTHER FIFO, CPGA68 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PDM31564 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256 X 16 CMOS 3.3V STATIC RAM |
| PDM31584SA10SO | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256 X 16 CMOS 3.3V STATIC RAM |
| PDM31584SA10SOA | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256 X 16 CMOS 3.3V STATIC RAM |
| PDM31584SA10SOATR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256 X 16 CMOS 3.3V STATIC RAM |
| PDM31584SA10SOATY | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256 X 16 CMOS 3.3V STATIC RAM |
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