參數(shù)資料
型號： PCA9670D,512
廠商： NXP Semiconductors
文件頁數(shù)： 14/35頁
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描述： IC I/O EXPANDER I2C 8B 16SOIC
標準包裝： 48
接口： I²C
輸入/輸出數(shù)： 8
中斷輸出： 無
頻率 - 時鐘： 1MHz
電源電壓： 2.3 V ~ 5.5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-SOIC（0.295"，7.50mm 寬）
供應商設備封裝： 16-SO
包裝： 管件
包括： POR
其它名稱： 935282715512
PCA9670D
PCA9670D-ND
PCA9670
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Product data sheet
Rev. 3 — 30 May 2013
21 of 35
NXP Semiconductors
PCA9670
Remote 8-bit I/O expander for Fm+ I2C-bus with reset
[4]
A master device must internally provide a hold time of at least 300 ns for the SDA signal (refer to the VIL of the SCL signal) in order to
bridge the undefined region SCL’s falling edge.
[5]
The maximum tf for the SDA and SCL bus lines is specified at 300 ns. The maximum fall time for the SDA output stage tf is specified at
250 ns. This allows series protection resistors to be connected between the SDA and the SCL pins and the SDA/SCL bus lines without
exceeding the maximum specified tf.
[6]
Input filters on the SDA and SCL inputs suppress noise spikes less than 50 ns.
Rise and fall times refer to VIL and VIH.
Fig 21. I2C-bus timing diagram
002aab175
protocol
START
condition
(S)
bit 7
MSB
(A7)
bit 6
(A6)
bit 0
(R/W)
acknowledge
(A)
STOP
condition
(P)
SCL
SDA
tHD;STA
tSU;DAT
tHD;DAT
tf
tBUF
tSU;STA
tLOW
tHIGH
tVD;ACK
tSU;STO
1 / fSCL
tr
tVD;DAT
0.3 × VDD
0.7 × VDD
0.3 × VDD
0.7 × VDD
Fig 22. Reset timing
SDA
SCL
002aac018
trst
50 %
30 %
50 %
trec(rst)
tw(rst)
RESET
IOx_y
output off
START
trst
ACK or read cycle
相關PDF資料
PDF描述
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參數(shù)描述
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