- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383734 > P9S12XEP100J1VAAR (飛思卡爾半導(dǎo)體(中國(guó))有限公司) Microcontrollers PDF資料下載
參數(shù)資料
| 型號(hào)： | P9S12XEP100J1VAAR |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁(yè)數(shù)： | 248/1036頁(yè) |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1VAAR |
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Chapter 5 External Bus Interface (S12XEBIV4)
MC9S12XE-Family Reference Manual , Rev. 1.07
248
Freescale Semiconductor
5.4
Functional Description
This section describes the functions of the external bus interface. The availability of external signals and
functionsinrelationtotheoperatingmodeisinitiallysummarizedanddescribedinmoredetailinseparate
sub-sections.
5.4.1
Operating Modes and External Bus Properties
A summary of the external bus interface functions for each operating mode is shown in
Table 5-8
.
Table 5-7. External Access Stretch Bit Definition
EXSTRx[2:0]
Number of Stretch Cycles
000
1
001
2
010
3
011
4
100
5
101
6
110
7
111
8
Table 5-8. Summary of Functions
Properties
(if Enabled)
Single-Chip Modes
Expanded Modes
Normal
Single-Chip
Special
Single-Chip
Normal
Expanded
Emulation
Single-Chip
Emulation
Expanded
Special
Test
Timing Properties
PRR access
1
2 cycles
read internal
write internal
2 cycles
read internal
write internal
2 cycles
read internal
write internal
2 cycles
read external
write int & ext
2 cycles
read external
write int & ext
2 cycles
read internal
write internal
Internal access
visible externally
—
—
—
1 cycle
1 cycle
1 cycle
External
address access
and
unimplemented area
access
2
—
—
Max. of 2 to 9
programmed
cycles
or n cycles of
ext. wait
3
1 cycle
Max. of 2 to 9
programmed
cycles
or n cycles of
ext. wait
3
1 cycle
Flash area
address access
4
—
—
—
1 cycle
1 cycle
1 cycle
Signal Properties
Bus signals
—
—
ADDR[22:1]
DATA[15:0]
ADDR[22:20]/
ACC[2:0]
ADDR[19:16]/
IQSTAT[3:0]
ADDR[15:0]/
IVD[15:0]
DATA[15:0]
ADDR[22:20]/
ACC[2:0]
ADDR[19:16]/
IQSTAT[3:0]
ADDR[15:0]/
IVD[15:0]
DATA[15:0]
ADDR[22:0]
DATA[15:0]
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