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參數(shù)資料
| 型號： | P3S12XEP100J1VAL |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 145/1036頁 |
| 文件大小： | 3356K |
| 代理商： | P3S12XEP100J1VAL |
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Chapter 2 Port Integration Module (S12XEPIMV1)
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
145
2.3.63
Port J Data Direction Register (DDRJ)
Address 0x026A
Access: User read/write
1
1
Read: Anytime.
Write: Anytime.
7
6
5
4
3
2
1
0
R
DDRJ7
DDRJ6
DDRJ5
DDRJ4
DDRJ3
DDRJ2
DDRJ1
DDRJ0
W
Reset
0
0
0
0
0
0
0
0
Figure 2-61. Port J Data Direction Register (DDRJ)
Table 2-58. DDRJ Register Field Descriptions
Field
Description
7
DDRJ
Port J data direction
—
This register controls the data direction of pin 7.
The enabled CAN4 or routed CAN0 forces the I/O state to be an output. The enabled IIC0 module forces this pin to
be a open drain output. In those cases the data direction bits will not change. The DDRM bits revert to controlling
the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
6
DDRJ
Port J data direction
—
This register controls the data direction of pin 6.
The enabled CAN4 or routed CAN0 forces the I/O state to be an input. The enabled IIC0 module forces this pin to
be a open drain output. In those cases the data direction bits will not change. The DDRM bits revert to controlling
the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
5
DDRJ
Port J data direction
—
This register controls the data direction of pin 5.
The enabled CS2 signal forces the I/O state to be an output. The enabled IIC1 module forces this pin to be a open
drain output. In those cases the data direction bits will not change. The DDRM bits revert to controlling the I/O
direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
4
DDRJ
Port J data direction
—
This register controls the data direction of pin 4.
The enabled CS0 signal forces the I/O state to be an output. The enabled IIC1 module forces this pin to be a open
drain output. In those cases the data direction bits will not change. The DDRM bits revert to controlling the I/O
direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
3
DDRJ
Port J data direction
—
This register controls the data direction of pin 3.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
相關PDF資料 |
PDF描述 |
|---|---|
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