參數資料
型號： P312XDP512F0VAGR
廠商： 飛思卡爾半導體(中國)有限公司
英文描述： Covers, S12XD, S12XB & S12XA Families
中文描述： 封面，S12XD，S12XB
文件頁數： 795/1350頁
文件大?。?/td> 3951K
代理商： P312XDP512F0VAGR
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Chapter 21 External Bus Interface (S12XEBIV2)
MC9S12XDP512 Data Sheet, Rev. 2.17
Freescale Semiconductor
795
21.4.2
Internal Visibility
Internal visibility allows the observation of the internal MCU address and data bus as well as the
determination of the access source and the CPU pipe (queue) status through the external bus interface.
Internalvisibilityisalwaysenabledinemulationsinglechipmodeandemulationexpandedmode.Internal
CPUandBDMaccessesaremadevisibleontheexternalbusinterface,exceptthosetoBDMfirmwareand
BDM registers.
Internal reads are made visible on ADDRx/IVDx (address and read data multiplexed, see
Table 21-9
to
Table 21-11
), internal writes on ADDRx and DATAx (see
Table 21-12
to
Table 21-14
). R/W and LSTRB
show the type of access. External read data are also visible on IVDx.
21.4.2.1
Access Source and Instruction Queue Status Signals
The access source (bus master) can be determined from the external bus control signals ACC[2:0] as
shown in
Table 21-8
.
Table 21-8. Determining Access Source from Control Signals
The CPU instruction queue status (execution-start and data-movement information) is brought out as
IQSTAT[3:0] signals. For decoding of the IQSTAT values, refer to the S12X_CPU section.
21.4.2.2
Emulation Modes Timing
A bus access lasts 1 ECLK cycle. In case of a stretched external access (emulation expanded mode), up to
an infinite amount of ECLK cycles may be added. ADDRx values will only be shown in ECLK high
phases, while ACCx, IQSTATx, and IVDx values will only be presented in ECLK low phases.
Based on this multiplex timing, ACCx are only shown in the current (first) access cycle. IQSTATx and
(for read accesses) IVDx follow in the next cycle. If the access takes more than one bus cycle, ACCx
display NULL (0x000) in the second and all following cycles of the access. IQSTATx display NULL
(0x0000) from the third until one cycle after the access to indicate continuation.
The resulting timing pattern of the external bus signals is outlined in the following tables for read, write
andinterleavedread/writeaccesses.Threeexamplesrepresentdifferentaccesslengthsof1,2,andn–1bus
cycles. Non-shaded bold entries denote all values related to Access #0.
ACC[2:0]
Access Description
000
001
010
011
100
Repetition of previous access cycle
CPU access
BDM access
XGATE PRR access
1
No access
2
Reserved
1
Invalid IVD brought out in read cycles
2
Denotes also accesses to BDM firmware and BDM registers (IQSTATx are
‘XXXX’ and R/W = 1 in these cases)
101, 110, 111
相關PDF資料
PDF描述
P312XDP512F0VAL Covers, S12XD, S12XB & S12XA Families
P312XDP512F0VALR Covers, S12XD, S12XB & S12XA Families
P312XDP512F0VFU Covers, S12XD, S12XB & S12XA Families
P312XDP512F0VFUR Covers, S12XD, S12XB & S12XA Families
P312XDP512F0VFVR Covers, S12XD, S12XB & S12XA Families
相關代理商/技術參數
參數描述
P312XDP512J1VAAR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
P3-13 制造商:ITT Interconnect Solutions 功能描述:P3-13 - Bulk
P3130 制造商:Switchcraft 功能描述:
P31-300 制造商:SEMIKRON 制造商全稱:Semikron International 功能描述:For stud devices
P313-001 制造商:Tripp Lite 功能描述:MINI STEREO DUBBING CORD Y ADAPTER 3.5MM M TO (2) 3.5MM F - - Bulk
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