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參數(shù)資料
| 型號(hào)： | OR3T55-4BA352I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA352 |
| 封裝： | PLASTIC, BGA-352 |
| 文件頁(yè)數(shù)： | 36/210頁(yè) |
| 文件大小： | 2138K |
| 代理商： | OR3T55-4BA352I |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
130
Lucent Technologies Inc.
Timing Characteristics (continued)
* This parameter is valid whether the end of not RDY is determined from the RDY pin or from the D7 pin.
Notes:
Serial data is transmitted out on DOUT on the falling edge of CCLK after the byte is input D[7:0].
D[6:0] timing is the same as the write data portion of the D7 waveform because D[6:0] are not enabled by RD.
5-4533(F)
Figure 81. Asynchronous Peripheral Configuration Mode Timing Diagram
Table 62. Asynchronous Peripheral Configuration Mode Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Min
Max
Unit
WR
, CS0, and CS1 Pulse Width
TWR
50.00
—
ns
D[7:0] Setup Time
TS
20.00
—
ns
D[7:0] Hold Time
TH
0.00
—
ns
RDY Delay
TRDY
—
40.00
ns
RDY Low
TB
1.00
8.00
CCLK Periods
Earliest WR After RDY Goes
High*
TWR2
0.00
—
ns
RD
to D7 Enable/Disable
TDEN
—
40.00
ns
CCLK to DOUT
TD
—5.00
ns
CS1
D7
CCLK
DOUT
CS0
RDY
D0
D1
D2
TB
TWR
TS
TH
TRDY
WR
D7
TD
PREVIOUS BYTE
TWR2
WRITE DATA
D3
TDEN
RD
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