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參數(shù)資料
| 型號： | OR3T30-4S208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 24000 GATES, PQFP208 |
| 封裝： | SQFP-208 |
| 文件頁數(shù)： | 25/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T30-4S208I |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
120
Lucent Technologies Inc.
Timing Characteristics (continued)
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
Timing is without the use of the programmable clock manager (PCM).
This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input buffer delay, the clock routing to the
PIO CLK input, the clock
→Q of the FF, and the delay through the output buffer. The delay will be reduced if any of the clock branches are not
used. The given timing requires that the input clock pin be located at one of the six ExpressCLK inputs of the device and that a PIO FF be used.
Figure 73. Fast Clock to Output Delay
Table 54. OR3Cxx Fast Clock (FCLK) to Output Delay (Pin-to-Pin)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C; CL = 50 pF.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C;
CL = 50 pF.
Description
(TJ = 85 °C, VDD = min)
Device
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Output Not on Same Side of Device As Input Clock (Fast Clock Delays Using ExpressCLK Inputs)
ECLK Middle Input Pin
→OUTPUT Pin (Fast)
OR3C/T55
OR3C/T80
OR3T125
—
12.81
13.38
TBD
—
10.24
10.65
TBD
—
8.50
8.79
TBD
ns
ECLK Middle Input Pin
→OUTPUT Pin (Slewlim)
OR3C/T55
OR3C/T80
OR3T125
—
15.25
15.82
TBD
—
12.23
12.63
TBD
—
9.82
10.12
TBD
ns
ECLK Middle Input Pin
→OUTPUT Pin (Sinklim)
OR3C/T55
OR3C/T80
OR3T125
—
16.61
17.18
TBD
—
13.58
13.98
TBD
—
11.20
12.41
TBD
ns
Additional Delay if ECLK Corner Pin Used
OR3C/T55
OR3C/T80
OR3T125
—
1.29
1.55
TBD
—
1.10
1.32
TBD
—
0.75
0.90
TBD
ns
5-4846(F).b
OUTPUT (50 pF LOAD)
Q
D
ECLK
CLKCNTRL
PIO FF
FCLK
相關PDF資料 |
PDF描述 |
|---|---|
| OR3T30-4S208 | FPGA, 196 CLBS, 24000 GATES, PQFP208 |
| OR3T30-4S240I | FPGA, 196 CLBS, 24000 GATES, PQFP240 |
| OR3T30-4S240 | FPGA, 196 CLBS, 24000 GATES, PQFP240 |
| OR3T80-4B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3T80-4B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T30-4S240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T30-5BA256 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T30-5BA256I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T30-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T30-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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