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參數(shù)資料
| 型號： | OR3T30-4S208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 24000 GATES, PQFP208 |
| 封裝： | SQFP-208 |
| 文件頁數(shù)： | 39/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T30-4S208 |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
133
Timing Characteristics (continued)
Table 65. Microprocessor Interface (MPI) Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
PowerPC Interface Timing (TJ = 85 °C, VDD = min)
Transfer Start to Clock Setup (TS to CLK)
Transfer Start from Clock Hold (TS from CLK)
Transfer Acknowledge Delay (CLK to TA)
Burst Inhibit Delay (CLK to BIN)
Write Data Setup Time (data to CLK while MPI_STRB low)
Write Data Hold Time (data from CLK while MPI_ACK low)
Address Setup Time (addr to CLK while MPI_STRB low)
Address Hold Time (addr from CLK while MPI_ACK low)
Read/Write Setup Time (R/W to CLK while MPI_STRB low)
Read/Write Hold Time (R/W from CLK while MPI_ACK low)
Chip Select Setup Time (CS0, CS1 to CLK)
Chip Select Hold Time (CS0, CS1 from CLK)
User Address Delay (pad to UA[3:0])
User Read/Write Delay (pad to URDWR_DEL)
TS_SET
TS_HLD
TA_DEL
BI_DEL
WD_SET
WD_HLD
A_SET
A_HLD
RW_SET
RW_HLD
CS_SET
CS_HLD
UA_DEL
URDWR_DEL
2.0
0.0
—
0.0
2.0
0.0
—
11.6
—
3.3
7.0
1.8
0.0
—
0.0
1.8
0.0
—
9.3
—
2.6
5.4
1.6
0.0
—
0.0
1.6
0.0
—
8.0
—
2.1
4.2
ns
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
MPI configuration timing information is the same as general MPI host processor timing.
Read and write descriptions are referenced to the host microprocessor; e.g., a read is a read by the host (PowerPC, i960) from the FPGA.
PowerPC and i960 timings to/from the clock are relative to the clock at the FPGA microprocessor interface clock pin (MPI_CLK).
See Figures 67 through 70 for MPI timing diagrams.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T30-4S240I | FPGA, 196 CLBS, 24000 GATES, PQFP240 |
| OR3T30-4S240 | FPGA, 196 CLBS, 24000 GATES, PQFP240 |
| OR3T80-4B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3T80-4B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
| OR3T80-5B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| OR3T30-4S240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T30-5BA256 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T30-5BA256I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T30-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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