參數(shù)資料
型號(hào)： OR3T165-6PS208
元件分類： FPGA
英文描述： FPGA, 1024 CLBS, 120000 GATES, PQFP208
封裝： SQFP-208
文件頁(yè)數(shù)： 10/210頁(yè)
文件大小： 2138K
代理商： OR3T165-6PS208
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
107
Timing Characteristics (continued)
PLC Timing
* This is general feedback using switching segments. See the combinatorial PFU timing table for softwired look-up table feedback timing.
Note: Shaded values are advance information and are valid for OR3Txxx devices only.
SLIC Timing
Note: Shaded values are advance information and are valid for OR3Txxx devices only.
Table 45. PFU Output MUX and Direct Routing Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
(TJ = 85 °C, VDD = min)
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
PFU Output MUX (Fan-out = 1)
Output MUX Delay (F[7:0]/Q[7:0] to O[9:0])
Carry-out MUX Delay (COUT to O9)
Registered Carry-out MUX Delay (REGCOUT to O8)
OMUX_DEL
COO9_DEL
RCOO8_DEL
—
0.83
0.84
0.83
—
0.68
0.67
—
0.55
0.54
0.53
ns
Direct Routing
PFU Feedback (xSW)*
PFU to Orthogonal PFU Delay (xSW to xSW)
PFU to Diagonal PFU Delay (xBID to xSW)
FDBK_DEL
ODIR_DEL
DDIR_DEL
—
0.97
1.17
1.57
—
0.72
0.92
1.22
—
0.58
0.75
0.99
ns
Table 46. Supplemental Logic and Interconnect Cell (SLIC) Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
(TJ = 85 °C, VDD = min)
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
3-Statable BIDIs
BIDI Delay (BRx to BLx, BLx to BRx)
BIDI Delay (Ox to BRx, Ox to BLx)
BIDI 3-state Enable/Disable Delay (TRI to BL, BR)
BIDI 3-state Enable/Disable Delay (BL, BR via DEC,
TRI to BL, BR)
BUF_DEL
OBUF_DEL
TRI_DEL
DECTRI_DEL
—
0.95
0.75
2.55
3.59
—
0.75
0.61
1.90
2.65
—
0.60
0.49
1.32
1.87
ns
Decoder
Decoder Delay (BR[9:8], BL[9:8] to DEC)
Decoder Delay (BR[7:0], BL[7:0] to DEC)
DEC98_DEL
DEC_DEL
—
2.39
2.35
—
1.85
1.82
—
1.39
1.36
ns
相關(guān)PDF資料
PDF描述
OR3T165-6PS240I FPGA, 1024 CLBS, 120000 GATES, PQFP240
OR3T165-6PS240 FPGA, 1024 CLBS, 120000 GATES, PQFP240
OR3T20-4BA256I FPGA, 144 CLBS, 18000 GATES, PBGA256
OR3T20-4BA256 FPGA, 144 CLBS, 18000 GATES, PBGA256
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
OR3T20 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T20-4BA256I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
OR3T20-4S208I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
OR3T20-4S240I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
OR3T20-5BA256 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
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