參數(shù)資料
型號(hào)： OR3T165-4BA352
元件分類(lèi)： FPGA
英文描述： FPGA, 1024 CLBS, 120000 GATES, PBGA352
封裝： PLASTIC, BGA-352
文件頁(yè)數(shù)： 122/210頁(yè)
文件大小： 2138K
代理商： OR3T165-4BA352
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208
Lucent Technologies Inc.
Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Index (continued)
R
RAM (see also FPGA Configuration), 85
Recommended Operating Conditions, 95
Routing
3-Statable Bidirectional Buffers, 24
Clock (and Global CE and LSR) Routing, 30
(see also Clock Distribution Network)
Configurable Interconnect Points (CIPs), 24
Control Signal and Fast-Carry Routing, 27
Flexible Input Structure (FINS), 26
Inter-PLC Routing Resources, 28
Interquad Routing, 44—45
Intra-PLC Routing Resources, 26—27
Minimizing Routing Delay, 30
PFU Output Switching, 26
PIC Routing, 41—43
PIC Interquad (MID) Routing, 46
PLC Routing, 26—32
Programmable Corner Cell Routing, 45
SLIC Connectivity, 27
S
SEL, 8, 10, 22
Boundary Scan, 54–60
Microprocessor Interface (MPI), 61—68
Programmable Clock Manager (PCM), 69—80
Single Function Blocks, 51
Clock Control (CLKCNTRL) and StopCLK, 53
Global 3-State Control (TS_ALL), 52
Global Set/Reset (GSRN), 52
Internal Oscillator, 52
Readback Logic, 51
Start-Up Logic, 53
StopCLK,
1, 5, 53
(see also Special Function Blocks)
Subtractor (see LUT Operating Modes)
System Clock (see Clock Distribution Network), 47
T
3-state, 3—4, 17—18, 34, 38, 45—46, 52, 56, 59, 82, 84
Timing Characteristics, 98—135
Asynchronous Peripheral Configuration Mode, 130
Boundary-Scan Timing, 117
Clock Timing, 118
Derating, 98
Description, 98
General Configuration Mode Timing, 125
Master Parallel Configuration Mode, 129
Master Serial Configuration Mode, 128
Microprocessor Interface Configuration Timing,
133
Microprocessor Interface Timing, 111
PFU Timing, 100
PIO Timing, 108
PLC Timing, 107
Programmable Clock Manager Timing, 115
Readback Timing, 135
Slave Parallel Configuration Mode, 132
Slave Serial Configuration Mode, 131
SLIC Timing, 107
TS_ALL, 52
Twin-quad Architecture (see PFU), 1
U—Z
Zero-hold Inputs, 34—36
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PDF描述
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