- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄299576 > OR3T125-4BC432I FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA432 PDF資料下載
參數(shù)資料
| 型號： | OR3T125-4BC432I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA432 |
| 封裝： | BGA-432 |
| 文件頁數(shù)： | 40/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T125-4BC432I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁當前第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁
Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
134
Lucent Technologies Inc.
i960 Interface Timing (TJ = 85 °C, VDD = min)
Addr/Data Select to Clock Setup (ADS, R/W to CLK)
Addr/Data Select to Clock Hold (ADS from CLK)
Ready/Receive Delay (CLK to RDYRCV)
Write Data Setup Time (data to CLK)
Write Data Hold Time (data from CLK)
Address Setup Time (addr to ALE low)
Address Hold Time (addr from ALE low)
Byte Enable Setup Time (BE0, BE1 to CLK)
Byte Enable Hold Time (BE0, BE1 from CLK)
Read/Write Setup Time (R/W to CLK)
Read/Write Hold Time (R/W from CLK)
Chip Select Setup Time (CS0, CS1 to CLK)*
Chip Select Hold Time (CS0, CS1 from CLK)*
User Address Delay (CLK low to UA[3:0])
User Read/Write Delay (pad to URDWR_DEL)
ADSN_SET
ADSN_HLD
RDYRCV_DEL
WD_SET
WD_HLD
A_SET
A_HLD
BE_SET
BE_HLD
RW_SET
RW_HLD
CS_SET
CS_HLD
UA_DEL
URDWR_DEL
2.0
0.0
—
0.0
2.0
0.0
2.0
0.0
—
11.6
—
6.6
7.0
1.8
0.0
—
0.0
1.8
0.0
1.8
0.0
—
9.3
—
4.3
5.4
1.6
0.0
—
0.0
1.6
0.0
1.6
0.0
—
8.0
—
3.4
4.2
ns
* For user system flexibility, CS0 and CS1 may be set up to any one of the three rising clock edges, beginning with the rising clock edge
when MPI_STRB is low. If both chip selects are valid and the setup time is met, the MPI will latch the chip select state, and CS0 and CS1
may go inactive before the end of the read/write cycle.
Timing Characteristics (continued)
Table 65. Microprocessor Interface (MPI) Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
MPI configuration timing information is the same as general MPI host processor timing.
Read and write descriptions are referenced to the host microprocessor; e.g., a read is a read by the host (PowerPC, i960) from the FPGA.
PowerPC and i960 timings to/from the clock are relative to the clock at the FPGA microprocessor interface clock pin (MPI_CLK).
See Figures 67 through 70 for MPI timing diagrams.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T80-4BC432I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA432 |
| OR3C80-4BC600I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600 |
| OR3C80-5BC600I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600 |
| OR3T125-4BC600I | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA600 |
| OR3T80-4BC600I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T125-4BC600I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4PS208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
發(fā)布緊急采購，3分鐘左右您將得到回復。