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  • 參數(shù)資料
    型號: OR2T08A-4M84I
    廠商: Electronic Theatre Controls, Inc.
    英文描述: Ceramic Chip Capacitors / MIL-PRF-55681; Capacitance [nom]: 27pF; Working Voltage (Vdc)[max]: 100V; Capacitance Tolerance: +/-5%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 1206; Termination: Solder Coated SnPb; Body Dimensions: 0.125&quot; x 0.062&quot; x 0.051&quot;; Container: Bag; Features: MIL-PRF-55681: M Failure Rate
    中文描述: 現(xiàn)場可編程門陣列
    文件頁數(shù): 40/192頁
    文件大?。?/td> 3148K
    代理商: OR2T08A-4M84I
    第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁當前第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
    Data Sheet
    ORCA Series 2 FPGAs
    June 1999
    134
    Lucent Technologies Inc.
    Timing Characteristics (continued)
    1.The input buffers contain a programmable delay to allow the hold time vs. the external clock pin to be equal to 0.
    Note: Speed grades of -5, -6, and -7 are for OR2TxxA devices only.
    Table 33A. OR2CxxA and OR2TxxA Sequential PFU Timing Characteristics
    OR2CxxA Commercial: VDD = 5.0 V ± 5%, 0 °C
    TA 70 °C; OR2CxxA Industrial: VDD = 5.0 V ± 10%, –40 °C TA +85 °C.
    OR2TxxA Commercial: VDD = 3.0 V to 3.6 V, 0 °C
    TA 70 °C; OR2TxxA Industrial: VDD = 3.0 V to 3.6 V, –40 °C TA +85 °C.
    Parameter
    Symbol
    Speed
    Unit
    -2
    -3
    -4
    -5
    -6
    -7
    Min
    Max
    Min
    Max Min Max Min Max Min Max Min Max
    Input Requirements
    Clock Low Time
    TCL
    3.2
    2.5
    2.0
    1.8
    1.7
    1.6
    ns
    Clock High Time
    TCH
    3.2
    2.5
    2.0
    1.8
    1.7
    1.6
    ns
    Global S/R Pulse Width (GSRN)
    TRW
    2.8
    2.5
    2.0
    1.8
    1.7
    1.6
    ns
    Local S/R Pulse Width
    TPW
    3.0
    2.5
    2.0
    1.8
    1.7
    1.6
    ns
    Combinatorial Setup Times (TJ = 85 °C,
    VDD = min):
    Four Input Variables to Clock
    (A[4:0], B[4:0] to CK)
    Five Input Variables to Clock
    (A[4:0], B[4:0] to CK)
    PFUMUX to Clock (A[4:0], B[4:0] to CK)
    PFUMUX to Clock (C0 to CK)
    PFUNAND to Clock (A[4:0], B[4:0] to CK)
    PFUNAND to Clock (C0 to CK)
    PFUXOR to Clock (A[4:0], B[4:0] to CK)
    PFUXOR to Clock (C0 to CK)
    Data In to Clock (WD[3:0] to CK)
    Clock Enable to Clock (CE to CK)
    Local Set/Reset (synchronous) (LSR to CK)
    Data Select to Clock (SEL to CK)
    Pad Direct In
    F4*_SET
    F5*_SET
    MUX_SET
    C0MUX_SET
    ND_SET
    C0ND_SET
    XOR_SET
    C0XOR_SET
    D*_SET
    CKEN_SET
    LSR_SET
    SELECT_SET
    PDIN_SET
    2.4
    2.5
    3.9
    1.5
    3.9
    1.7
    4.8
    1.6
    0.5
    1.6
    1.7
    1.9
    0.0
    1.7
    1.9
    2.9
    1.2
    2.9
    1.2
    3.6
    1.2
    0.1
    1.2
    1.4
    1.5
    0.0
    1.3
    2.3
    0.9
    2.2
    0.6
    3.0
    0.9
    0.1
    1.0
    1.3
    1.4
    0.0
    1.1
    1.2
    2.1
    0.8
    2.0
    0.5
    2.7
    0.8
    0.0
    0.9
    1.2
    1.3
    0.0
    1.0
    1.6
    0.7
    1.7
    0.5
    2.1
    0.7
    0.1
    0.9
    1.1
    1.2
    0.0
    0.9
    1.5
    0.6
    1.6
    0.5
    2.0
    0.6
    0.1
    0.6
    0.8
    1.0
    0.0
    ns
    Combinatorial Hold Times (TJ = all, VDD = all):
    Data In (WD[3:0] from CK)
    Clock Enable (CE from CK)
    Local Set/Reset (synchronous) (LSR from CK)
    Data Select (sel from CK)
    Pad Direct In Hold (DIA[3:0], DIB[3:0] to CK)1
    All Others
    D*_HLD
    CKEN_HLD
    LSR_HLD
    SELECT_HLD
    PDIN_HLD
    0.6
    0.0
    1.5
    0.0
    0.4
    0.0
    1.4
    0.0
    0.4
    0.0
    1.0
    0.0
    0.4
    0.0
    0.9
    0.0
    0.3
    0.0
    0.8
    0.0
    0.3
    0.0
    0.8
    0.0
    ns
    Output Characteristics
    Sequential Delays (TJ = 85 °C, VDD = min):
    Local S/R (async) to PFU Out (LSR to Q[3:0])
    Global S/R to PFU Out (GSRN to Q[3:0])
    Clock to PFU Out (CK to Q[3:0])—Register
    Clock to PFU Out (CK to Q[3:0])—Latch
    Transparent Latch (WD[3:0] to Q[3:0])
    LSR_DEL
    GSR_DEL
    REG_DEL
    LTCH_DEL
    LTCH_DDEL
    4.5
    2.9
    2.4
    2.5
    3.5
    3.4
    2.3
    2.0
    2.7
    3.1
    2.0
    1.9
    2.5
    2.5
    1.6
    1.5
    2.0
    2.0
    1.3
    2.0
    1.6
    1.2
    1.0
    1.8
    ns
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