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參數(shù)資料
| 型號： | OR2T04A-5M208I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 現(xiàn)場可編程門陣列 |
| 文件頁數(shù)： | 154/192頁 |
| 文件大?。?/td> | 3148K |
| 代理商： | OR2T04A-5M208I |
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Data Sheet
June 1999
ORCA Series 2 FPGAs
154
Lucent Technologies Inc.
Timing Characteristics
(continued)
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ORCA Foundry.
This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input buffer delay and the clock routing to
the PFU CLK input. The delay will be reduced if any of the clock branches are not used. The given Setup (Delayed and No delay) and Hold
(Delayed) timing allows the input clock pin to be located in any PIC on any side of the device, but direct I/O
→
FF routing must be used. The Hold
(No delay) timing assumes the clock pin is located at one of the four center PICs and direct I/O
→
FF routing is used. If it is not located at one of
the four center PICs, this delay must be increased by up to the following amounts: OR2C/2T04A = 5.3%, OR2C/2T06A = 6.4%, OR2C/2T08A =
7.3%, OR2C/2T10A = 9.1%, OR2C/2T12A = 10.8%, OR2C/2T15A = 12.2%, OR2C/2T26A = 16.1%, OR2C/2T40A = 21.2%.
Speed grades of -5, -6, and -7 are for OR2TxxA devices only.
Table 45A. OR2CxxA/OR2TxxA Global Input to Clock Setup/Hold Time (Pin-to-Pin)
OR2CxxA Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
≤
70 °C; Industrial: V
DD
= 5.0 V ± 10%, –40 °C
≤
T
A
≤
+85 °C.
OR2TxxA Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; Industrial: V
DD
= 3.0 V to 3.6 V, –40 °C
≤
T
A
≤
+85 °C.
Description
(T
J
= all, V
DD
= all)
Device
Speed
Unit
-2
-3
-4
-5
-6
-7
Min
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
5.8
5.7
5.6
5.3
5.2
4.9
7.3
6.8
4.2
4.3
4.5
4.8
5.0
5.4
6.2
7.9
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
Max
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Min
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
5.5
5.4
5.3
5.0
4.9
4.7
6.9
6.4
4.0
4.1
4.3
4.6
4.8
5.1
5.8
6.8
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
Max
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Min
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
4.2
4.1
4.0
3.9
3.8
3.6
6.0
5.5
3.8
3.9
4.1
4.4
4.6
4.9
5.6
6.6
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
Max
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Min
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
4.0
3.9
3.8
3.7
3.6
3.4
5.7
5.2
3.6
3.7
3.9
4.2
4.4
4.7
5.3
6.3
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
Max
—
—
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—
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Min
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0.0
0.0
0.0
—
—
—
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—
4.1
6.7
6.5
—
—
—
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—
4.2
4.6
5.8
—
—
—
—
—
0.0
0.0
0.0
Max
—
—
—
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—
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—
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—
—
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—
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Min
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—
—
0.0
0.0
0.0
—
—
—
—
—
4.1
6.0
5.8
—
—
—
—
—
3.7
4.1
4.9
—
—
—
—
—
0.0
0.0
0.0
Max
—
—
—
—
—
—
—
—
—
—
—
—
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—
—
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—
—
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—
—
—
—
—
Input to CLK (TTL/CMOS)
Setup Time (no delay)
OR2C/2T04A
OR2C/2T06A
OR2C/2T08A
OR2C/2T10A
OR2C/2T12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C/2T06A
OR2C/2T08A
OR2C/2T10A
OR2C/2T12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C/2T06A
OR2C/2T08A
OR2C/2T10A
OR2C/2T12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C/2T06A
OR2C/2T08A
OR2C/2T10A
OR2C/2T12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
ns
ns
ns
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ns
ns
ns
ns
ns
Input to CLK (TTL/CMOS)
Setup Time (delayed)
Input to CLK (TTL/CMOS)
Hold Time (no delay)
Input to CLK (TTL/CMOS)
Hold Time (delayed)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR2T04A-5M84 | Field-Programmable Gate Arrays |
| OR2T04A-5M84I | Field-Programmable Gate Arrays |
| OR2T04A-5PS208 | Field-Programmable Gate Arrays |
| OR2T04A-5PS208I | Field-Programmable Gate Arrays |
| OR2T04A-5PS84 | Field-Programmable Gate Arrays |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR2T04A-5M84 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5M84I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5PS100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5PS100I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5PS144 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
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