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參數(shù)資料
| 型號(hào)： | OR2T04A-4S208I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列 |
| 文件頁(yè)數(shù)： | 163/192頁(yè) |
| 文件大小： | 3148K |
| 代理商： | OR2T04A-4S208I |
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Data Sheet
June 1999
ORCA Series 2 FPGAs
Lucent Technologies Inc.
163
Timing Characteristics
(continued)
* This parameter is valid whether the end of not RDY is determined from the RDY/RCLK pin or from the D7 pin.
Notes:
Serial data is transmitted out on DOUT on the falling edge of CCLK after the byte is input D[7:0].
D[6:0] timing is the same as the write data port of the D7 waveform because D[6:0] are not enabled.
Figure 68. Asynchronous Peripheral Configuration Mode Timing Diagram
Table 50. Series 2 Asynchronous Peripheral Configuration Mode Timing Characteristics
OR2CxxA Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
≤
70 °C; OR2CxxA Industrial: V
DD
= 5.0 V ± 10%, –40 °C
≤
T
A
≤
+85 °C.
OR2TxxA/B Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; OR2TxxA/B Industrial: V
DD
= 3.0 V to 3.6 V,
–40 °C
≤
T
A
≤
+85
°C.
Parameter
Symbol
T
WR
T
S
T
H
T
RDY
T
B
T
WR2
T
DEN
T
D
Min
100
20
0
—
1
0
—
—
Max
—
—
—
60
8
—
60
30
Unit
ns
ns
ns
ns
WR
,
CS0
, and CS1 Pulse Width
D[7:0] Setup Time
D[7:0] Hold Time
RDY Delay
RDY Low
Earliest
WR
After RDY Goes High*
RD
to D7 Enable/Disable
CCLK to DOUT
CCLK Periods
ns
ns
ns
5-4533.a
CS1
D7
CCLK
DOUT
CS0
RDY
D0
D1
D2
T
B
T
WR
T
S
T
H
T
RDY
WR
D7
T
D
PREVIOUS BYTE
T
WR2
WRITE DATA
D3
T
DEN
T
DEN
RD
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PDF描述 |
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