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您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383714 > OR2T04A-4M160I (Electronic Theatre Controls, Inc.) Field-Programmable Gate Arrays PDF資料下載

參數(shù)資料

型號：	OR2T04A-4M160I
廠商：	Electronic Theatre Controls, Inc.
元件分類：	FPGA
英文描述：	Field-Programmable Gate Arrays
中文描述：	現(xiàn)場可編程門陣列
文件頁數(shù)：	156/192頁
文件大?。?/td>	3148K
代理商：	OR2T04A-4M160I

第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁當(dāng)前第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁

Data Sheet

June 1999

ORCA Series 2 FPGAs

156

Lucent Technologies Inc.

Timing Characteristics

(continued)

Table 46A. OR2CxxA/OR2TxxA Programmable I/O Cell Timing Characteristics

OR2CxxA Commercial: V

DD

= 5.0 V ± 5%, 0 °C

≤

T

A

≤

70 °C; OR2CxxA Industrial: V

DD

= 5.0 V ± 10%, –40 °C

≤

T

A

≤

+85 °C.

OR2TxxA Commercial: V

DD

= 3.0 V to 3.6 V, 0 °C

≤

T

A

≤

70 °C; OR2TxxA Industrial: V

DD

= 3.0 V to 3.6 V, –40 °C

≤

T

A

≤

+85

°C.

Notes:

If the input buffer is placed in delay mode, the chip hold time to the nearest PFU latch is guaranteed to be 0 if the clock is routed using the

primary clock network; (T

J

= all, V

DD

= all). It should also be noted that any signals routed on the clock lines or using the TRIDI buffers directly

from the input buffer do not get delayed at any time.

The delays for all input buffers assume an input rise/fall time of

≤

1 V/ns.

Speed grades of -5, -6, and -7 are for OR2TxxA devices only

Parameter

Symbol

Speed

Unit

-2

-3

-4

-5

-6

-7

Min

Max

Min

Max

Min

Max

Min

Max

Min

Max

Min

Max

Inputs

(T

J

= 85 °C, V

DD

= min)

Input Rise Time

T

R

—

500

—

500

—

500

—

500

—

500

—

500

ns

Input Fall Time

T

F

—

500

—

500

—

500

—

500

—

500

—

500

ns

Pad to In Delay

PAD_IN_DEL

—

1.7

—

1.5

—

1.3

—

1.2

—

1.2

—

1.1

ns

Pad to Nearest PFU Latch Output

CHIP_LATCH

—

6.2

—

4.7

—

4.1

—

3.5

—

3.1

—

2.9

ns

Delay Added to General Routing

(input buffer in delay mode for

OR2C/2T15A and smaller

devices)

—

—

8.1

—

7.0

—

6.0

—

5.9

—

6.2

—

5.8

ns

Delay Added to General Routing

(input buffer in delay mode for

OR2C/2T26A and OR2C/2T40A)

—

—

11.0

—

9.7

—

8.6

—

8.6

—

9.0

—

8.6

ns

Delay Added to Direct-FF Routing

(input buffer in delay mode for

OR2C/2T15A and smaller

devices)

—

—

8.0

—

6.8

—

5.9

—

6.0

—

6.4

—

6.0

ns

Delay Added to Direct-FF Routing

(input buffer in delay mode for

OR2C/2T26A and OR2C/2T40A)

—

—

10.9

—

10.2

—

8.5

—

8.6

—

9.1

—

7.9

ns

Outputs

(T

J

= 85 °C, V

DD

= min, C

L

= 50 pF)

PFU CK to Pad Delay (DOUT[3:0] to

PAD):

Fast

Slewlim

Sinklim

Output to Pad Delay (OUT[3:0] to

PAD):

Fast

Slewlim

Sinklim

3-state Enable Delay (TS[3:0] to

PAD):

Fast

Slewlim

Sinklim

DOUT_DEL(F)

DOUT_DEL(SL)

DOUT_DEL(SI)

—

—

—

7.1

9.4

11.2

—

—

—

6.2

8.4

10.5

—

—

—

5.5

7.4

9.4

—

—

—

5.0

6.4

9.5

—

—

—

4.4

5.6

8.3

—

—

—

3.3

4.1

7.2

ns

ns

ns

OUT_DEL(F)

OUT_DEL(SL)

OUT_DEL(SI)

—

—

—

5.0

6.7

9.8

—

—

—

4.0

6.3

7.2

—

—

—

3.6

5.5

7.5

—

—

—

3.1

4.5

7.6

—

—

—

2.7

3.9

6.5

—

—

—

2.3

3.1

6.2

ns

ns

ns

TS_DEL(F)

TS_DEL(SL)

TS_DEL(SI)

—

—

—

5.8

7.5

10.6

—

—

—

4.7

7.0

7.9

—

—

—

4.0

6.3

8.4

—

—

—

3.5

5.2

9.3

—

—

—

3.1

4.7

8.0

—

—

—

2.5

3.7

7.6

ns

ns

ns

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