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參數(shù)資料
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Data Sheet
June 1999
ORCA Series 2 FPGAs
166
Lucent Technologies Inc.
Timing Characteristics
(continued)
Note: Daisy chaining of FPGAs is not supported in this mode.
Note: Daisy chaining of FPGAs is not supported in this mode.
Figure 71. Slave Parallel Configuration Mode Timing Diagram
Table 53A. OR2CxxA/OR2TxxA Slave Parallel Configuration Mode Timing Characteristics
OR2CxxA Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
≤
70 °C; OR2CxxA Industrial: V
DD
= 5.0 V ± 10%, –40 °C
≤
T
A
≤
+85 °C.
OR2TxxA Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; OR2TxxA Industrial: V
= 3.0 V to 3.6 V, –40 °C
≤
T
A
≤
+85
°C.
Parameter
Symbol
T
S1
T
H1
T
S2
T
H2
T
CH
T
CL
F
C
Min
60
20
20
0
50
50
—
Max
—
—
—
—
—
—
10
Unit
ns
ns
ns
ns
ns
ns
MHz
CS0
, CS1,
WR
Setup Time
CS0
, CS1,
WR
Hold Time
D[7:0] Setup Time
D[7:0] Hold Time
CCLK High Time
CCLK Low Time
CCLK Frequency
Table 53B. OR2TxxB Slave Parallel Configuration Mode Timing Characteristics
OR2TxxB Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; OR2TxxB Industrial: V
DD
= 3.0 V to 3.6 V, –40 °C
≤
T
A
≤
+85
°C.
Parameter
Symbol
T
S1
T
H1
T
S2
T
H2
T
CH
T
CL
F
C
Min
—
15
15
0
12.5
12.5
—
Max
—
—
—
—
—
—
40
Unit
—
ns
ns
ns
ns
ns
MHz
CS0
, CS1,
WR
Setup Time
CS0
, CS1,
WR
Hold Time
D[7:0] Setup Time
D[7:0] Hold Time
CCLK High Time
CCLK Low Time
CCLK Frequency
5-2848(F)
T
S1
T
H1
T
S2
T
H2
CS1
CCLK
D[7:0]
CS0
WR
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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