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參數(shù)資料
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Data Sheet
June 1999
ORCA Series 2 FPGAs
Lucent Technologies Inc.
161
Timing Characteristics
(continued)
Note: Serial configuration data is transmitted out on DOUT on the falling edge of CCLK after it is input DIN.
Figure 66. Master Serial Configuration Mode Timing Diagram
Table 48. Series 2 Master Serial Configuration Mode Timing Characteristics
OR2CxxA Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
≤
70 °C; OR2CxxA Industrial: V
DD
= 5.0 V ± 10%, –40 °C
≤
T
A
≤
+85 °C.
OR2TxxA/B Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; OR2TxxA/B Industrial: V
DD
= 3.0 V to 3.6 V,
–40 °C
≤
T
A
≤
+85
°C.
Parameter
Symbol
T
S
T
H
F
C
F
C
T
D
Min
60.0
0
3.8
0.48
—
Nom
—
—
10.0
1.25
—
Max
—
—
15.2
1.9
30
Unit
ns
ns
MHz
MHz
ns
DIN Setup Time
DIN Hold Time
CCLK Frequency (M3 = 0)
CCLK Frequency (M3 = 1)
CCLK to DOUT Delay
5-4532(F)
DIN
CCLK
DOUT
T
S
T
H
BIT N
T
D
BIT N
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PDF描述 |
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