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參數(shù)資料
| 型號(hào)： | OR2C12A-5BC352I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列 |
| 文件頁(yè)數(shù)： | 72/192頁(yè) |
| 文件大?。?/td> | 3148K |
| 代理商： | OR2C12A-5BC352I |
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Data Sheet
June 1999
ORCA Series 2 FPGAs
Lucent Technologies Inc.
163
Timing Characteristics (continued)
* This parameter is valid whether the end of not RDY is determined from the RDY/RCLK pin or from the D7 pin.
Notes:
Serial data is transmitted out on DOUT on the falling edge of CCLK after the byte is input D[7:0].
D[6:0] timing is the same as the write data port of the D7 waveform because D[6:0] are not enabled.
Figure 68. Asynchronous Peripheral Configuration Mode Timing Diagram
Table 50. Series 2 Asynchronous Peripheral Configuration Mode Timing Characteristics
OR2CxxA Commercial: VDD = 5.0 V ± 5%, 0 °C
≤ TA ≤ 70 °C; OR2CxxA Industrial: VDD = 5.0 V ± 10%, –40 °C ≤ TA ≤ +85 °C.
OR2TxxA/B Commercial: VDD = 3.0 V to 3.6 V, 0 °C
≤ TA ≤ 70 °C; OR2TxxA/B Industrial: VDD = 3.0 V to 3.6 V,
–40 °C
≤ TA ≤ +85 °C.
Parameter
Symbol
Min
Max
Unit
WR
, CS0, and CS1 Pulse Width
TWR
100
—
ns
D[7:0] Setup Time
TS
20
—
ns
D[7:0] Hold Time
TH
0—
ns
RDY Delay
TRDY
—60
ns
RDY Low
TB
18
CCLK Periods
Earliest WR After RDY Goes High*
TWR2
0—
ns
RD
to D7 Enable/Disable
TDEN
—60
ns
CCLK to DOUT
TD
—30
ns
5-4533.a
CS1
D7
CCLK
DOUT
CS0
RDY
D0
D1
TB
TWR
TS
TH
TRDY
WR
D7
TD
PREVIOUS BYTE
TWR2
WRITE DATA
D3
TDEN
RD
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