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參數(shù)資料
| 型號： | NB3N3010BDG |
| 廠商： | ON Semiconductor |
| 文件頁數(shù)： | 6/9頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GENERATOR PLL 8SOIC |
| 標準包裝： | 98 |
| 類型： | 時鐘/頻率發(fā)生器 |
| PLL： | 無 |
| 主要目的： | USB 應用 |
| 輸入： | 時鐘 |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 12.288MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 8-SOICN |
| 包裝： | 管件 |
NB3N3010B
http://onsemi.com
6
CFILT for 1.8 V Regulator
CFILT
1.8 V
Regulator
220 270 nF
Figure 4. CFILT Capacitor
A low noise 1.8 V LDO/Regulator is integrated to provide
a clean supply for the CLKA/CLKB output buffers. The
LDO requires a decoupling capacitor in the range of 220 nF
to 270 nF for compensation and high frequency PSR, and
should be located near the device. The purpose of this design
technique is to isolate the high switching noise of the digital
outputs from the relatively sensitive internal analog
phaselocked loop.
Figure 5. REF Input Timing Diagram
REF
tREF
TjitterREF
tREFH
Figure 6. Clock Output Timing Diagram
Tper
TjitterPER
Tcyc
tMCLKL
tMCLKH
Tjittercyc
Tf
20%
80%
CLK A, CLK B
VDD
0.1 mF
GND
CLKA
CLKB
15 pF
Figure 7. Test Circuit
Bypass Capacitor Close to Pin
HiZ Probe
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