參數(shù)資料
型號(hào)： MX98742
英文描述： FEBC 100 Base Fast Ethernet Bridge Controller
中文描述： FEBC 100基地快速以太網(wǎng)橋控制器
文件頁(yè)數(shù)： 31/36頁(yè)
文件大小： 166K
代理商： MX98742
31
MX98745
P/N:PM0427
REV. 1.4, JUL. 8, 1998
RESETL
T51
Figure 9-6 Timing Constraint RESEL
Symbol
T51
Description
Pulse Width for RESETL
MIN.
800
MAX.
-
UNIT
us
Note : RESETL must keep active low until LSCLK is stable more than 200 us.
C. Expansion Port Interface
ANYACT
EDACT
EDENL
LSCLK
T71
T72
T73
Figure 9-7 Expansion Port with One port activates
Symbol
T71
T72
T73
Description
ANYACT asserted to EDENL asserted (Note 3)
LSCLK rising to EDACT asserted (Note 1, 2)
LSCLK rising to EDACT deassert
MIN.
MAX.
80
20
20
UNIT
ns
ns
ns
Note 1 : EDENL will be filtered by 2 LSCLK clock within
MX98745. Whenever MX98745 detects EDENL,
it will assert EDACT at the rising edge of LSCLK
Note 2 : Expansion port data will be released onto
EDAT[4:0] at the next LSCLK rising edge right
after EDACT is asserted which is not shown in
this figure.
Note 3 : ANYACT has not any timing relationship to LSCLK
in MX98745. i.e. it is asynchronous to LSCLK.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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