參數(shù)資料
型號(hào): MX7705EWE+
廠商: Maxim Integrated Products
文件頁數(shù): 30/33頁
文件大小: 0K
描述: IC ADC 16BIT 2CH 16-SOIC
產(chǎn)品培訓(xùn)模塊: MAX11200 ADC
Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 46
位數(shù): 16
采樣率(每秒): 500
數(shù)據(jù)接口: MICROWIRE?,QSPI?,串行,SPI?
轉(zhuǎn)換器數(shù)目: 1
電壓電源: 單電源
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 16-SOIC(0.295",7.50mm 寬)
供應(yīng)商設(shè)備封裝: 16-SOIC W
包裝: 管件
輸入數(shù)目和類型: 2 個(gè)差分,單極
MX7705
16-Bit, Low-Power, 2-Channel,
Sigma-Delta ADC
6
_______________________________________________________________________________________
TIMING CHARACTERISTICS
(VDD = 3V or 5V, GND = 0, VREF+ = 1.225V for VDD = 3V and VREF+ = 2.5V for VDD = 5V, VREF- = GND, external fCLKIN =
2.4576MHz, CLKDIV bit = 0, CREF+ to GND = 0.1F, CREF- to GND = 0.1F, TA = TMIN to TMAX, unless otherwise noted.) (Note 16)
(Figures 8, 9)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
DRDY High Time
500 /
fCLKIN
s
Reset Pulse-Width Low
100
ns
DRDY Fall to CS Fall Setup Time
t1
0ns
CS Fall to SCLK Rise Setup Time
t2
120
ns
VDD = 4.75V to 5.25V
0
80
SCLK Fall to DOUT Valid Delay
t3
VDD = 2.7V to 3.6V
0
100
ns
SCLK Pulse-Width High
t4
100
ns
SCLK Pulse-Width Low
t5
100
ns
CS Rise to SCLK Rise Hold Time
t6
0ns
VDD = 4.75V to 5.25V
60
Bus Relinquish Time After SCLK
Rising Edge
t7
VDD = 2.7V to 3.6V
100
ns
SCLK Fall to
DRDY Rise Delay
t8
100
ns
DIN to SCLK Setup Time
t9
30
ns
DIN to SCLK Hold Time
t10
20
ns
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PDF描述
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參數(shù)描述
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