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參數(shù)資料
| 型號： | MT8986AP |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | CMOS ST-BUS⑩ FAMILY Multiple Rate Digital Switch |
| 中文描述： | 意法半導(dǎo)體的CMOS總線⑩家庭多速率數(shù)字開關(guān) |
| 文件頁數(shù)： | 31/46頁 |
| 文件大小： | 765K |
| 代理商： | MT8986AP |
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MT8986
Data Sheet
31
Zarlink Semiconductor Inc.
.
AC Electrical Characteristics - Serial Streams at 4.096 and 8.192 Mb/s - (refer to Figures 20-25)
Characteristics
Sym.
Min.
Typ.
Max.
Units
Test Conditions
1
Clock Period
4.096 Mb/s
8.192 Mb/s
t
CK
190
110
244
122
300
150
ns
ns
2
Clock Pulse High
4.096 Mb/s
8.192 Mb/s
t
CH
85
50
122
60
150
70
ns
ns
3
Clock Pulse Low
4.096 Mb/s
8.192 Mb/s
t
CL
85
50
122
60
150
70
ns
ns
4
Frame Sync Setup
4.096 Mb/s
8.192 Mb/s
t
FS
10
10
190
90
ns
ns
5
Frame Sync Hold
4.096 Mb/s
8.192 Mb/s
t
FH
20
20
190
90
ns
ns
6
Frame Sync Width
4.096 Mb/s
8.192 Mb/s
t
FW
244
122
ns
ns
7
Valid Data Delay from CK Input
4.096 Mb/s
8.192 Mb/s
t
DD
40
30
80
45
ns
ns
C
L
=150 pF
C
L
= 50 pF
8
Input Data Setup
4.096 Mb/s
8.192 Mb/s
t
DS
0
0
ns
ns
9
Input Data Hold
4.096 Mb/s
8.192 Mb/s
t
DH
20
20
ns
ns
10 STo Delay from Active to High Z
4.096 Mb/s
8.192 Mb/s
t
AZ
80
45
ns
ns
C
L
=150 pF, R
L
=1 K
*
C
L
= 50 pF, R
L
=1 K
*
11 STo Delay from High Z to Active
4.096 Mb/s
8.192 Mb/s
t
ZA
80
45
ns
ns
C
L
=150 pF
C
L
= 50 pF
12 Output Drive Enable Delay
4.096 Mb/s
8.192 Mb/s
t
OED
65
65
ns
ns
C
L
=150 pF, R
L
=1 K
*
C
L
= 50 pF, R
L
=1 K
*
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MT8D264G-6X | x64 EDO Page Mode DRAM Module |
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| MT8D264G-7X | x64 EDO Page Mode DRAM Module |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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