參數(shù)資料
型號(hào)： MSP430F5437IPNR
廠商： TEXAS INSTRUMENTS INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 25 MHz, RISC MICROCONTROLLER, PQFP80
封裝： GREEN, PLASTIC, LQFP-80
文件頁數(shù)： 53/99頁
文件大?。?/td> 985K
代理商： MSP430F5437IPNR
STE
UCLK
CKPL =0
CKPL =1
SOMI
SIMO
t
SU,SI
t
HD,SI
t
VALID,SO
t
STE,LEAD
1/f
UCxCLK
t
LO/HI
t
LO/HI
t
STE,LAG
t
STE,DIS
t
STE,ACC
t
HD,SO
MSP430F543x, MSP430F541x
www.ti.com
SLAS612C – AUGUST 2009 – REVISED MARCH 2010
USCI (SPI Slave Mode)
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)
(see Note
PARAMETER
TEST CONDITIONS
VCC
MIN
TYP
MAX
UNIT
tSTE,LEAD
STE lead time, STE low to clock
2.2 V/3 V
40
ns
tSTE,LAG
STE lag time, Last clock to STE high
2.2 V/3 V
10
ns
tSTE,ACC
STE access time, STE low to SOMI data out
2.2 V/3 V
40
ns
STE disable time, STE high to SOMI high
tSTE,DIS
2.2 V/3 V
40
ns
impedance
2.2 V
20
tSU,SI
SIMO input data setup time
ns
3 V
15
2.2 V
10
tHD,SI
SIMO input data hold time
ns
3 V
10
2.2 V
62
UCLK edge to SOMI valid,
tVALID,SO
SOMI output data valid time(2)
ns
CL = 20 pF
3 V
50
2.2 V
0
tHD,SO
SOMI output data hold time(3)
CL = 20 pF
ns
3 V
0
(1)
fUCxCLK = 1/2×tLO/HI with tLO/HI ≥ max(tVALID,MO(Master) + tSU,SI(USCI), tSU,MI(Master) + tVALID,SO(USCI)).
For the master's parameters tSU,MI(Master) and tVALID,MO(Master), see the SPI parameters of the attached slave.
(2)
Specifies the time to drive the next valid data to the SOMI output after the output changing UCLK clock edge. Refer to the timing
diagrams in Figure 11 and Figure 12.
(3)
Specifies how long data on the SOMI output is valid after the output changing UCLK clock edge. Refer to the timing diagrams in
Figure 13. SPI Slave Mode, CKPH = 0
Copyright 2009–2010, Texas Instruments Incorporated
57
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