參數(shù)資料
型號(hào)： MSC8112TVT2400V
廠商： Freescale Semiconductor
文件頁數(shù)： 29/44頁
文件大?。?/td> 0K
描述： DSP DUAL CORE 431-FCPBGA
標(biāo)準(zhǔn)包裝： 60
系列： StarCore
類型： SC140 內(nèi)核
接口： 以太網(wǎng)，I²C，TDM，UART
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 448kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.10V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 431-BFBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 431-FCPBGA（20x20）
包裝： 托盤
MSC8112 Dual Core Digital Signal Processor Data Sheet, Rev. 1
Freescale Semiconductor
35
2.5.13
JTAG Signals
Table 30. JTAG Timing
No.
Characteristics
All
frequencies
Unit
Min
Max
700
TCK frequency of operation (1/(T
C ×
4); maximum 25 MHz)
0.0
25
MHz
701
TCK cycle time
40.0
—
ns
702
TCK clock pulse width measured at VM = 1.6 V
High
Low
20.0
16.0
—
ns
703
TCK rise and fall times
0.0
3.0
ns
704
Boundary scan input data set-up time
5.0
—
ns
705
Boundary scan input data hold time
20.0
—
ns
706
TCK low to output data valid
0.0
30.0
ns
707
TCK low to output high impedance
0.0
30.0
ns
708
TMS, TDI data set-up time
5.0
—
ns
709
TMS, TDI data hold time
20.0
—
ns
710
TCK low to TDO data valid
0.0
20.0
ns
711
TCK low to TDO high impedance
0.0
20.0
ns
712
TRST assert time
100.0
—
ns
713
TRST set-up time to TCK low
30.0
—
ns
Note:
All timings apply to OnCE module data transfers as well as any other transfers via the JTAG port.
Figure 29. Test Clock Input Timing Diagram
Figure 30. Boundary Scan (JTAG) Timing Diagram
TCK
(Input)
VM
VIH
VIL
701
702
703
TCK
(Input)
Data
Inputs
Data
Outputs
Data
Outputs
VIH
VIL
Input Data Valid
Output Data Valid
705
704
706
707
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PDF描述
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