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參數(shù)資料
| 型號： | mPD784038 |
| 廠商： | NEC Corp. |
| 英文描述： | 16/8-BIT SINGLE-CHIP MICROCONTROLLER |
| 中文描述： | 16/8-BIT單片機 |
| 文件頁數(shù)： | 67/90頁 |
| 文件大?。?/td> | 377K |
| 代理商： | MPD784038 |
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μ
PD784031
67
Parameter
Serial clock cycle time
(SCK1, SCK2)
Serial clock low-level width
(SCK1, SCK2)
Serial clock high-level width
(SCK1, SCK2)
Setup time for SI1 and SI2
(to SCK1, SCK2
↑
)
Hold time for SI1 and SI2
(to SCK1, SCK2
↑
)
Output delay time for SO1 and
SO2 (to SCK1, SCK2
↓
)
Output hold time for SO1 and
SO2 (to SCK1, SCK2
↑
)
(2) IOE1, IOE2
Remarks 1.
The values in this table are those when C
L
is 100 pF.
2.
T: Serial clock cycle set by software. The minimum value is 16/f
XX
.
(3) UART, UART2
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
MIN.
250
500
T
85
210
0.5T - 40
85
210
0.5T - 40
40
40
0
0.5t
CYSK1
- 40
MAX.
50
Symbol
t
CYSK1
t
WSKL1
t
WSKH1
t
SSSK1
t
HSSK1
t
DSOSK
t
HSOSK
Conditions
Input
V
DD
= +5.0 V
±
10 %
Output
Internal, divided by 16
Input
V
DD
= +5.0 V
±
10 %
Output
Internal, divided by 16
Input
V
DD
= +5.0 V
±
10 %
Output
Internal, divided by 16
When data is transferred
Unit
ns
ns
ns
ns
ns
ns
Parameter
ASCK clock input cycle time
ASCK clock low-level width
ASCK clock high-level width
Symbol
t
CYASK
t
WASKL
t
WASKH
MIN.
125
250
52.5
85
52.5
85
MAX.
Conditions
V
DD
= +5.0 V
±
10 %
V
DD
= +5.0 V
±
10 %
V
DD
= +5.0 V
±
10 %
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