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參數(shù)資料
| 型號： | MPC9850VF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 5/12頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL CLOCK GENERATOR 100MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 168 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 聯(lián)網(wǎng)，PowerQUICC III，電信 |
| 輸入： | LVCMOS，LVPECL，晶體 |
| 輸出： | LVCMOS，LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:11 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 500MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LBGA |
| 供應(yīng)商設(shè)備封裝： | 100-CABGA（11x11） |
| 包裝： | 托盤 |
MPC9850 Data Sheet
Clock Generator for PowerQUICC III
MPC9850 REVISION 6 FEBRUARY 6, 2013
2
2013 Integrated Device Technology, Inc.
Figure 1. MPC9850 Logic Diagram
Table 1. Pin Configurations
Pin
I/O
Type
Function
Supply
Active/State
CLK
Input
LVCMOS
PLL Reference Clock Input (pull-down)
VDD
PCLK, PCLK
Input
LVPECL
PLL Reference Clock Input (PCLK - pull-down, PCLK - pull-up and
pull-down)
VDD
QA0, QA1, QA2, QA3 Output
LVCMOS
Bank A Outputs
VDDOA
QB0, QB1, QB2, QB3 Output
LVCMOS
Bank B Outputs
VDDOB
QC0, QC1, QC0,
QC1
Output
LVDS
Bank C Outputs
VDDOC
REF_OUT
Output
LVCMOS
Reference Output (25 MHz or 33 MHz)
VDD
XTAL_IN
Input
LVCMOS
Crystal Oscillator Input Pin
VDD
XTAL_OUT
Output
LVCMOS
Crystal Oscillator Output Pin
VDD
REF_CLK_SEL
Input
LVCMOS
Select between CLK and PCLK Input (pull-down)
VDD
High
REF_SEL
Input
LVCMOS
Select between External Input and Crystal Oscillator Input (pull-down) VDD
High
REF_33MHz
Input
LVCMOS
Selects 33 MHz Input (pull-down)
VDD
High
MR
Input
LVCMOS
Master Reset (pull-up)
VDD
Low
PLL_BYPASS
Input
LVCMOS
Select PLL or static test mode (pull-down)
VDD
High
CLK_A[0:5](1)
1. PowerPC bit ordering (bit 0 = msb, bit 5 = lsb)
Input
LVCMOS
Configures Bank A clock output frequency (pull-up)
VDD
High
CLK_B[0:5](2)
2. PowerPC bit ordering (bit 0 = msb, bit 5 = lsb)
PowerPC bit ordering (bit 0 = msb, bit 1 = lsb)
Input
LVCMOS
Configures Bank B clock output frequency (pull-up)
VDD
High
RIO_C [0:1]
Input
LVCMOS
Configures Bank C clock output frequency (pull-down)
VDD
3.3 V Supply
VDDA
Analog Supply
VDDOA
Supply for Output Bank A
VDDOB
Supply for Output Bank B
VDDOC
Supply for Output Bank C
GND
Ground
N
4, 8, 16, 40
QC0
PCLK
CLK
REF_CLK_SEL
XTAL_IN
XTAL_OUT
REF_SEL
PLL_BYPASS
REF_33MHz
CLK_A[0:5]
CLK_B[0:5]
RIO_C[0:1]
MR
QC1
REF_OUT
QC1
QC0
QB3
QB2
QB1
QB0
QA3
QA2
QA1
QA0
N
PLL
2000 MHz
Ref
OSC
0
1
0
1
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC9855VM | IC PLL CLOCK GENERATOR 100MAPBGA |
| MPC9893AE | IC PLL CLK GEN 1:12 3.3V 48-LQFP |
| MSTM-S3-TR-19.44M | IC MOD TIMING 19.440MHZ STRAT 3 |
| MT5656RJ-92.R2 | MODEM SERIAL DATA V.92 5V |
| MT5656SMI-IP-92-SP | MODEM EMBEDDED SERIAL V.92 5V |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC9850VM | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| MPC9850VMR2 | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| MPC9855 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Clock Generator for PowerQUICC and PowerPC Microprocessors |
| MPC9855VM | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| MPC9855VMR2 | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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