參數(shù)資料
型號(hào)： MPC9653AAC
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 12/12頁
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描述： IC PLL CLK GEN 1:8 3.3V 32-LQFP
標(biāo)準(zhǔn)包裝： 250
類型： PLL 時(shí)鐘發(fā)生器
PLL： 帶旁路
輸入： LVCMOS，LVPECL
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:8
差分 - 輸入:輸出： 是/無
頻率 - 最大： 125MHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 32-LQFP
供應(yīng)商設(shè)備封裝： 32-TQFP（7x7）
包裝： 托盤
MPC9653A REVISION 4 JANUARY 8, 2013
9
2013 Integrated Device Technology, Inc.
MPC9653A Data Sheet
3.3 V 1:8 LVCMOS PLL CLOCK GENERATOR
Figure 12. Output Duty Cycle (DC)
Figure 10. Output-to-Output Skew tSK(O)
The pin-to-pin skew is defined as the worst case difference
in propagation delay between any similar delay path within a
single device
VCC
VCC 2
GND
VCC
VCC 2
GND
tSK(O)
The time from the PLL controlled edge to the non controlled
edge, divided by the time between PLL controlled edges,
expressed as a percentage
VCC
VCC 2
GND
tP
T0
DC = tP/T0 x 100%
Figure 14. Cycle-to-Cycle Jitter
Figure 13. I/O Jitter
Figure 16. Output Transition Time Test
Reference
tF
tR
VCC =3.3 V
2.4
0.55
TJIT() = |T0–T1mean|
PCLK
Ext_FB
The deviation in t0 for a controlled edge with respect to a T0
mean in a random sample of cycles
The variation in cycle time of a signal between adjacent cycles,
over a random sample of adjacent cycle pairs
TN
TJIT(CC) = |TN–TN+1|
TN+1
The deviation in cycle time of a signal with respect to the ideal
period over a random sample of cycles
TJIT(PER) = |TN–1/f0|
T0
Figure 15. Period Jitter
Figure 11. Propagation delay (t(PD), static phase
offset) Test Reference
VCC
VCC 2
GND
t(PD)
PCLK
FB_IN
PCLK
VPP = 0.8 V
VCMR =
VCC –1.3 V
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PDF描述
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參數(shù)描述
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MPC9653AACR2 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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