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參數(shù)資料
| 型號： | MPC962305EJ-1HR2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/18頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER ZD 1:5 3.3V 8-TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | 扇出緩沖器（分配），零延遲緩沖 |
| PLL： | 是 |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:5 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 133.33MHz |
| 除法器/乘法器： | 無/無 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-TSSOP，8-MSOP（0.118"，3.00mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 8-TSSOP |
| 包裝： | 帶卷 (TR) |
MPC962305 REVISION 8 JANUARY 8, 2013
5
2013 Integrated Device Technology, Inc.
MPC962305 Data Sheet
LOW-COST, 3.3V ZERO DELAY BUFFEr
APPLICATIONS INFORMATION
Figure 1. Output-to-Output Skew tSK(O)
Figure 2. Static Phase Offset Test Reference
Figure 3. Output Duty Cycle (DC)
Figure 4. Device-to-Device Skew
Figure 5. Cycle-to-Cycle Jitter
Figure 6. Output Transition Time Test Reference
The pin-to-pin skew is defined as the worst case difference in propagation
delay between any similar delay path within a single device
VCC
1.4 V
GND
VCC
1.4 V
GND
t5
VCC
VCC 2
GND
VCC
VCC 2
GND
t6
CCLK
FB_IN
The time from the PLL controlled edge to the non-controlled
edge, divided by the time between PLL controlled edges,
expressed as a percentage
VCC
1.4 V
GND
t2
t1
DC = t2/t1 x 100%
VCC
VCC 2
GND
VCC
VCC 2
GND
t7
DEVICE 1
DEVICE 2
The variation in cycle time of a signal between adjacent cycles,
over a random sample of adjacent cycle pairs
tN
tJ = |tN–tN+1|
tN+1
t4
t3
VCC = 3.3 V
2.0
0.8
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