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參數(shù)資料
| 型號： | MPC9600AE |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 13/15頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL CLK DRIVER LV 48-LQFP |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 類型： | PLL 時(shí)鐘驅(qū)動器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVPECL |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:21 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP（7x7） |
| 包裝： | 托盤 |
MPC9600 REVISION 6 JANUARY 7, 2013
7
2013 Integrated Device Technology, Inc.
MPC9600 Data Sheet
LOW VOLTAGE, 2.5V AND 3.3V LVCMOS PLL CLOCK DRIVER
APPLICATIONS INFORMATION
Programming the MPC9600
The MPC9600 clock driver outputs can be configured into
several divider modes. Additionally the external feedback of the
device allows for flexibility in establishing various input to output
frequency relationships. The selectable feedback divider of the
three output groups allows the user to configure the device for 1:2,
1:3, 1:4 and 1:6 input:output frequency ratios. The use of even
dividers ensure that the output duty cycle is always 50%. Table 8
illustrates the various output configurations, the table describes
the outputs using the input clock frequency CLK as a reference.
The feedback divider division settings establish the output
relationship, in addition, it must be ensured that the VCO will be
stable given the frequency of the outputs desired. The feedback
frequency should be used to situate the VCO into a frequency
range in which the PLL will be stable. The design of the PLL
supports output frequencies from 50 MHz to 200 MHz while the
VCO frequency range is specified from 200 MHz to 400 MHz and
should not be exceeded for stable operation.
Table 8. Output Frequency Relationship(1) for QFB Connected to FB_IN
1. Output frequency relationship with respect to input reference frequency CLK. The VCO frequency range is always 200–400.
Configuration Inputs
Input Frequency
Range CLK
[MHz]
Output Frequency Ratio and Range
FSEL_FB
FSELA
FSELB
FSELC
Ratio, QAx [MHz]
Ratio, QBx [MHz]
Ratio, QCx [MHz]
0
25.0–50.0
4CLK (100–200)
4CLK
(100–200)
0
1
4CLK (100–200)
2CLK (50.0–100)
0
1
0
4CLK (100–200)
2CLK (50.0–100)
4CLK
(100–200)
0
1
4CLK (100–200)
2CLK (50.0–100)
0
1
0
2CLK (50.0–100)
4CLK (100–200)
4CLK
(100–200)
0
1
0
1
2CLK (50.0–100)
4CLK (100–200)
2CLK (50.0–100)
0
1
0
2CLK (50.0–100)
4CLK
(100–200)
0
1
2CLK (50.0–100)
1
0
16.67–33.33
6CLK (100–200)
6CLK
(100–200)
1
0
1
6CLK (100–200)
3CLK (50.0–100)
1
0
1
0
6CLK (100–200)
3CLK (50.0–100)
6CLK
(100–200)
1
0
1
6CLK (100–200)
3CLK (50.0–100)
1
0
3CLK (50.0–100)
6CLK (100–200)
6CLK
(100–200)
1
0
1
3CLK (50.0–100)
6CLK (100–200)
3CLK (50.0–100)
1
0
3CLK (50.0–100)
6CLK
(100–200)
1
3CLK (50.0–100)
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