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參數(shù)資料
| 型號(hào)： | MPC9351ACR2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 11/14頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL CLOCK DRIVER LV 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | PLL 時(shí)鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVPECL |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:9 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
MPC9351 REVISION 6 JANUARY 31, 2013
6
2013 Integrated Device Technology, Inc.
MPC9351 Data Sheet
LOW VOLTAGE PLL CLOCK DRIVER
Table 8. AC Characteristics (VCC = 2.5 V 5%, TA = -40° to 85°C)(1)
1. AC characteristics apply for parallel output termination of 50
to VTT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
fref
Input Frequency
2 feedback
4 feedback
8 feedback
100
50
25
200
100
50
MHz
fVCO
VCO Frequency
200
400
MHz
fMAX
Maximum Output Frequency
2 output
4 output
8 output
100
50
25
200
100
50
MHz
frefDC
Reference Input Duty Cycle
25
75
%
VPP
Peak-to-Peak Input Voltage PCLK, PCLK
500
1000
mV
LVPECL
VCMR(2)
2. VCMR (AC) is the crosspoint of the differential input signal. Normal AC operation is obtained when the crosspoint is within the VCMR range
and the input swing lies within the VPP (AC) specification. Violation of VCMR or VPP impacts static phase offset t().
Common Mode Range
PCLK, PCLK
1.2
VCC – 0.6
V
LVPECL
tr, tf
TCLK Input Rise/Fall Time
1.0
ns
0.7 to 1.7 V
t()
Propagation Delay (static phase offset)
TCLK to EXT_FB
PCLK to EXT_FB
–100
0
+100
+300
ps
PLL locked
tsk(o)
Output-to-Output Skew
150
ps
DC
Output Duty Cycle
100 – 200 MHz
50 – 100 MHz
25 – 50 MHz
45
47.5
48.75
50
55
52.5
51.75
%
tr, tf
Output Rise/Fall Time
0.1
1.0
ns
0.6 to 1.8 V
tPLZ, HZ
Output Disable Time
12
ns
tPZL, ZH
Output Enable Time
12
ns
BW
PLL closed loop bandwidth
2 feedback
4 feedback
8 feedback
4.0 – 15.0
2.0 – 7.0
0.7 – 2.0
MHz
–3 dB point of PLL transfer
characteristic
tJIT(CC)
Cycle-to-cycle jitter
4 feedback
Single Output Frequency Configuration
10
22
ps
RMS value
tJIT(PER)
Period Jitter
4 feedback
Single Output Frequency Configuration
8.0
15
ps
RMS value
tJIT()
I/O Phase Jitter
6.0 – 25
ps
RMS value
tLOCK
Maximum PLL Lock Time
1.0
ms
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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